专利名称：一种半导体装置的制作方法
技术领域：
本发明是有关于一种半导体装置，且特别是有关于一种适用于相当高的电压施加的半导体装置。
背景技术：
功率晶体管，例如横向(双)扩散金属氧化半导体(lateral diffusedmetal-oxid e-semiconductor,LDM0S)晶体管与漏极延伸 MOS(DrainExtension M0S,DEMOS)晶体管，通常被使用在高电压施加中。理想上可将一功率晶体管设计成具有相当高的击穿电压与相当低的导通电阻。然而，高击穿电压与低导通电阻可能是功率晶体管的折衷方案。图1是在现有技术中的一种LDMOS装置100的布局。参见图1，LDMOS装置100可包括一高电压N型阱 (high voltage η-type well, HVNW)区域 101、在 HVNW 区域 101 中的一对 N 型阱区域 102 以及在N型阱区域102之间的一 N型埋入层(η-type buried layer，NBL) 103。对40V的施加电压而言，LDMOS 100可能被设计具有譬如60V (伏特)的击穿电压(breakdownvoltage， BV)。不可接受的是为了减少LDMOS装置100的导通电阻，尝试增加HVNW区域101的浓度可能导致击穿电压的减少。因此需要一种在不须与击穿电压折衷的情况下能具有相当低的导通电阻的半导体装置。
发明内容
有鉴于此，本发明的主要目的是提供一种适用于相当高的电压施加的半导体装置，其可达成相当低的导通电阻。根据本发明的第一方面，提出一种适用于相当高的电压施加的半导体装置。此半导体装置可包括一衬底；一第一 N型阱区域，位于衬底中，用以作为供半导体装置用的一高电压η阱(high voltage η-well,HVNW)；一对第二 N型阱区域，位于第一 N型阱区域中； 一 P型区域，位于此对第二 N型阱区域之间的第一 N型阱区域中；一对导电区域，位于此对第二 N型阱区域之间的衬底上；以及多个N型区域，用以作为供半导体装置用的N型埋入层 (η-type buried layer, NBL)，其中此些NBL位于第一 N型区域的下方并被分散在衬底中。根据本发明的第二方面，提出一种适用于相当高的电压施加的半导体装置。此半导体装置可包括一衬底；一第一 N型阱区域，位于衬底中，用以作为供半导体装置用的一高电压η阱(HVNW)；—对第二 N型阱区域，位于第一 N型阱区域中；一 P型区域，位于此对第二 N型阱区域之间；一对导电区域，位于此对第二 N型阱区域之间的衬底上；以及多个N 型区域，位于第一 N型区域的下方，以作为供半导体装置用的N型埋入层(NBL)，其中此些 NBL包括多个第一 NBL，其以一第一密度配置在P型区域之下；以及多个第二 NBL，以一第二密度配置于衬底中的其它区域，第一密度大于第二密度。根据本发明的第三方面，提出一种适用于相当高的电压施加的半导体装置。此半导体装置可包括一衬底广第一 N型阱区域，位于衬底中，用以作为供半导体装置用的一高电压η阱(HVNW)；—对第二 N型阱区域，位于第一 N型阱区域中；一 P型区域，位于此对第二 N型阱区域之间；一对导电区域，位于此对第二 N型阱区域之间的衬底上；以及多个N 型区域，位于第一 N型区域的下方，以作为供半导体装置用的N型埋入层(NBL)，其中此些 NBL包括多个第一 NBL，配置在P型区域之下；以及多个第二 NBL，配置于衬底中的其它区域，且每一个第一 NBL的浓度大于每一个第二 NBL的浓度。本发明的额外特征与优点将部分被提出在以下的说明中，且部分将从说明中显而易见，或可能通过本发明的实行而获得。本发明的特征与优点将利用尤其在随附权利要求范围中所指出的元件与组合而被实现并获得。应理解到上述一般说明与下述详细说明两者仅为例示与说明的，且并非限制本发明的权利要求范围。为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式， 作详细说明如下。
本发明的上述摘要与下述详细说明将在与附加图式相关联读取时更好理解。为了说明本发明，多个例子被显示在附图中。然而，吾人应注意到本发明并未受限于例子中所显示的精确配置与手段。在附图中图1是现有技术中的一横向扩散金属氧化半导体(LDMOS)装置的布局；图2Α是依据本发明的一例的半导体装置的布局；图2Β是图2Α的半导体装置中沿着线ΑΑ’的剖面图；图3Α系依据本发明的另一个例子的半导体装置的布局；图:3Β是沿着图3Α中的半导体装置中沿着线ΒΒ’的剖面图；以及第4Α至4Η图是绘示依据本发明的一例的半导体装置的制造方法的剖面图。主要元件符号说明20、40 衬底41、41-1、41-2、41_3 被注入区域42:图案化光刻胶层43:开口44 外延层45 第一阱区域46 第二阱区域/第二 η阱47 =P型区域/P型基极48、49:图案化导电层100 LDMOS 装置101:高电压N型阱区域102 :Ν型阱区域103 =N型埋入层200、300 半导体装置
201 第一 η 阱(HVNW)区域202 第二 η阱区域203 =P型区域/P型基极204:导电区域231、232、233、331、332、333 :Ν 型埋入层(NBL)
具体实施例方式现在将详细说明绘示于附图中的本发明的例子。若可能的话，图式中使用相同的参考数字将代表相同的或类似的部分。图2Α是依据本发明的一例的半导体装置200的布局。半导体装置200可作为供高电压施加用的功率晶体管，例如横向(双)扩散金属氧化半导体(lateral diffused metal-oxide-semiconductor, LDM0S)晶体管或漏极延伸 MOS (drain extension MOS, DEMOS)晶体管。请参见图2A，半导体装置200可包括一第一 η阱(n-well，HVNW)区域201， 例如在一衬底20中的一高电压η阱(high voltage NW, HVNW)；一对第二 η阱区域202，位在第一 HVNW 201中；一 P型区域203，位于此对第二 η阱区域202之间的第一 HVNW 201中； 一对导电区域204，位于衬底20上；以及多个N型埋入层(η-type buried layer，NBL) 231、 232与233，分散在第一 HVNW 201下方。具体言之，此些第一 NBL 231可实质上位于P型区域203之下，此些NBL 232可实质上位于P型区域203与每一个第二 η阱区域202之间的区域之下，而此些第三NBL 233可实质上位于第一 HVNW 201的周边与每一个第二 η阱区域 202之间的区域之下。不同绘示于图1中的单一 NBL 103的是，分散在第一 HVNW 201下方的多个NBL 231,232与233可助于提高半导体装置200的击穿电压(breakdown voltage, BV)，从譬如大约60伏特(V)至大约65V。如先前所讨论的，HVNW(本例子中的第一 HVNW 201)的浓度的增加可能会导致击穿电压的降低，其因此可能降至可接受的数值以下。在击穿电压从60V 提高至65V的情况下，通过增加第一 HVNW 201的浓度，5V的增量可促进半导体装置200的导通电阻的降低。具体言之，无论5V的增量因此可能随着第一HVNW 201的浓度增加而被抵销(亦即，击穿电压可降回到60V，然而，其对40V的施加电压而言是一种可接受的数值)， 导通电阻还是会减少。此些NBL 231、232与233可通过从各个掩模窗孔注入η型杂质而形成。于一个例子中，与此些NBL 231至233相关的掩模窗孔的总面积可等于与图1所示的NBL 103相关的掩模窗孔的面积。于本例子中，此些NBL 231、232与233可均勻地分布在第一 HVNW201下方。因此， 此些NBL 231,232与233的密度与合成浓度实质上可相同。图2Β是图2Α的半导体装置200中沿着线ΑΑ，的剖面图。请参见图2Β，P型区域 203(其可作为供半导体装置200用的基极)更可包括一对大量掺杂N型(η+)区域(无编号)以及在η+区域之间的一个大量掺杂P型(P+)区域(无编号)。在P型基极203中的大量掺杂N型与P型区域可作为一源极区域。再者，多个接点(无编号)可能形成于源极区域上以作为源极端子。此对第二 η阱区域202的每个更可包括一个大量掺杂N型(η+)区域(无编号)，其作为供半导体装置200用的一漏极区域。再者，多个接点(无编号)可形成于此些漏极区域上以作为漏极端子。此对导电区域204(其可包括多晶硅)可作为供半导体装置200用的栅极端子。其中一个导电区域204可位于实质上在源极区域与其中一个漏极区域之间的衬底20上，而另一个导电区域204可位于实质上在源极区域与另一个漏极区域之间的衬底20上。此外，绝缘区域(在图2A标示为ΓODJ )，例如为场氧化层(field oxide, FOX)可位于衬底20上，用以提高元件安全操作范围(S0A，Safe operationarea) 0图3A是依据本发明的另一个例子的半导体装置300的布局。请参见图3A，除了譬如NBL 331、332与333的分布以外，半导体装置300可能类似于图2A所说明与显示的半导体装置200。具体言之，实质上位于P型区域203之下的多个第一 NBL 331可以一第一密度被配置。再者，实质上位于P型区域203与每一个第二 η阱区域202之间的一区域之下的多个第二 NBL 332可以一第二密度被配置。此外，实质上位于第一 HVNW 201的周边与每一个第二 η阱区域202之间的一区域之下的多个第三NBL 333可以一第三密度被配置。于本例子中，第一密度可大于第二密度与第三密度的每一个。此外，第二密度可大于第三密度。 举例而言，当给予40V的施加电压时，此些第一 NBL 331可能彼此分离了大约1微米(μ m)， 此些第二 NBL 332可能彼此分离了大约1至2μπι，而此些第三NBL 333可能彼此分离了大约2至3 μ m。NBL 331至333的合成浓度可正相关于分布的密度。亦即，NBL配置的愈密集，则合成浓度愈大。在一个例子中，给予IO13CnT2的相同的注入浓度，则此些第一 NBL 331的合成浓度可大约为IO19至IO2tlCnT3，此些第二 NBL 332的合成浓度可大约为IO17至IO19CnT3，而此些第三NBL 333的合成浓度可大约为1017cnT3。这种NBL的分布可使得击穿电压的增力口， 其可依序使得导通电阻的减少。图;3B是图3A中的半导体装置300中沿着线BB，的剖面图。请参见图!3B，在P型区域203之下的此些第一 NBL 331可比此些第二与第三NBL332与333更密集地被配置。图4A至图4H是绘示依据本发明的一例的半导体装置的制造方法的剖面图。请参见图4A，提供由硅所组成的一衬底40，其已被掺入一第一型杂质。在一个例子中，第一型杂质可包括例如硼或铟的P型材料。再者，衬底40的电阻率的范围可从大约8至12欧姆-公分(ohm-cm)。然而，在另一个例子中，第一型杂质可包括例如磷杂质或锑的N型材料。为简化之便，可假设第一型杂质是P型材料，而第二型杂质是N型材料。接着，形成一图案化光刻胶层42于衬底40上，通过多个开口 43暴露衬底10的多个部分。在伴随着一驱入(drive-in)工艺的注入工艺中，衬底40的此些露出区域可经由此些开口 43掺入η型杂质，藉以产生多个被注入区域41。在依据本发明的一个例子中，此些被注入区域41的浓度可大约为IO13至1015cm_2。再者，被注入区域41可具有大约2 μ m 的厚度。各个被注入区域41可因此作为一 N型埋入层(NBL)。接着，可剥离图案化光刻胶层42。于本例子中，如绘示于图4A中，此些被注入区域41实质上可能均勻地被配置。在其它例子中，如绘示于图4B中，靠近衬底表面的一中心区域的多个第一被注入区域41-1可比位于远离中心区域的多个第二被注入区域41-2更密集地被配置，其因而可比位于更远离中心区域的多个第三被注入区域41-3更密集地被配置。
请参见图4C，第一型杂质的一外延层44可通过例如一沉积工艺而形成于衬底40 上。在一个例子中，外延层44可具有大约5μπι的厚度，其具有大约45ohm-cm的电阻率。请参见图4D，第二型杂质的一第一阱区域45 (亦即，η阱区域45)可通过例如光刻工艺(lithography process)，伴随着一 N型注入工艺与一热驱入工艺而形成于在被注入区域41上的外延层44中。在一个例子中，第一阱区域45 (其随后可视为HVNW)可具有大约5μπι的厚度。请参见图4Ε，第二杂质型式的一对第二阱区域46(亦即，η阱46)可通过光刻工艺，伴随着一 N型注入工艺与一驱入工艺而形成于第一 η阱45中。再者，例如FOX的多个绝缘区域可通过例如一沉积工艺，伴随着一热氧化工艺而形成于衬底40上的期望位置。请参见图4F，一 P型区域47，其用以作为在此些第二 η阱46之间的一基极区域， 可通过一光刻工艺，伴随着一 P型注入工艺与一驱入工艺而形成于第一 η阱45中。接着， 一图案化导电层48，其用以作为多个栅极端子，可通过一沉积工艺，伴随着一蚀刻工艺而形成。请参见图4G，多个大量掺杂的N型(η+)区域可通过一注入工艺，而形成于此些第二 η阱46与此P型区域47中。在第二 η阱46中的η+区域可作为漏极区域。再者，一大量掺杂的P型(P+)区域可形成于在此些η+区域之间的P型基极47中，藉以产生一源极区域。请参见图4Η，另一个图案化导电层49可形成于此些第二 η阱46与P型区域46 上，藉以产生供半导体装置用的漏极与源极端子。本领域技术人员将明白在不背离其广大发明概念之下，可针对上述例子作出改变。因此，可理解到本发明并未受限于所揭露的特定例子，但是意图涵盖在如由随附权利要求范围所定义的本发明的精神与范畴之内的修改。再者，在本发明的说明代表例子中，说明书可能已提供本发明的方法及/或工艺作为特定顺序的步骤。然而，在某种程度上方法或工艺并未凭靠于此所提出之特定顺序的步骤，方法或工艺不应受限于所说明的特定顺序的步骤。其中一个本领域技术人员将明白其它序列的步骤亦是可能的。因此，说明书中所提出的特定顺序的步骤不应被解释成对权利要求范围的限制。此外，针对本发明的方法及/或工艺的权利要求范围不应受限于依顺序写入的它们的步骤的性能，且本领域技术人员可轻易地明白序列可能改变且仍然维持在本发明的精神与范畴之内。综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
权利要求
1.一种适用于相当高的电压施加的半导体装置，其特征在于，包括一衬底；一第一 N型阱区域，位于该衬底中，用以作为供该半导体装置用的一高电压η阱HVNW ；一对第二 N型阱区域，位于该第一 N型阱区域中；一 P型区域，位于该对第二 N型阱区域之间的该第一 N型阱区域中；一对导电区域，位于该对第二 N型阱区域之间的该衬底上；以及多个N型区域，用以作为供该半导体装置用的多个N型埋入层NBL，其中该多个NBL位于该第一 N型区域的下方并被分散在该衬底中。
2.根据权利要求1所述的半导体装置，其特征在于，该多个NBL被均勻地配置在该第一 N型阱区域之下的该衬底中。
3.根据权利要求1所述的半导体装置，其特征在于，该多个NBL包括多个第一NBLJi 于该P型区域之下；以及多个第二 NBL，位于在该P型区域与各该第二 N型阱区域之间的一区域之下。
4.根据权利要求3所述的半导体装置，其特征在于，该多个第一NBL是以一第一密度被配置，而该多个第二 NBL是以一第二密度被配置，该第一密度大于该第二密度。
5.根据权利要求4所述的半导体装置，其特征在于，更包括多个第三NBL，位于该第一 N型阱区域的该周边与各该第二 N型阱区域之间的一区域之下，其中该多个第三NBL是以一第三密度被配置，该第三密度小于该第一密度。
6.根据权利要求4所述的半导体装置，其特征在于，更包括多个第三NBL，位于该第一 N型阱区域的该周边与各该第二 N型阱区域之间的一区域之下，其中该多个第三NBL是以一第三密度被配置，该第三密度小于该第二密度。
7.根据权利要求3所述的半导体装置，其特征在于，各该第一NBL具有一第一浓度且各该第二 NBL具有一第二浓度，该第一浓度大于该第二浓度。
8.根据权利要求7所述的半导体装置，其特征在于，更包括多个第三NBL，位于该第一 N型阱区域的该周边与各该第二 N型阱区域之间的一区域之下，其中各该第三NBL具有一第三浓度，该第三浓度小于该第一浓度。
9.根据权利要求7所述的半导体装置，其特征在于，更包括多个第三NBL，位于该第一 N型阱区域的该周边与各该第二 N型阱区域之间的一区域之下，其中各该第三NBL具有一第三浓度，该第三浓度小于该第二浓度。
10.根据权利要求1所述的半导体装置，其特征在于，该对第二N型阱区域作为多个漏极区域，且该P型区域更包括一对N型区域以及一 P型区域，作为源极区域。
全文摘要
本发明公开了一种适用于相当高的电压施加的半导体装置，包括一衬底；一第一N型阱区域，位于衬底中，用以作为供半导体装置用的一高电压n阱；一对第二N型阱区域，位于第一N型阱区域中；一P型区域，位于此对第二N型阱区域之间的第一N型阱区域中；一对导电区域，位于此对第二N型阱区域之间的衬底上；以及多个N型区域，用以作为供半导体装置用的N型埋入层(NBL)，其中NBL位于第一N型区域的下方并被分散在衬底中。
文档编号H01L29/06GK102280477SQ20101020245
公开日2011年12月14日 申请日期2010年6月9日 优先权日2010年6月9日
发明者吴锡垣, 李明东, 黄学义 申请人:旺宏电子股份有限公司