专利名称：一种沟槽栅型igbt芯片制作方法
技术领域：
本发明涉及一种半导体IGBT (Insulted Gate Bipolar Transistor,绝缘栅双极型晶体管)芯片结构，尤其是涉及一种具有双重空穴阻挡效应的沟槽栅型IGBT芯片结构。
背景技术：
绝缘栅双极晶体管(IGBT )具有通态压降低、电流容量大、输入阻抗高、响应速度快和控制简单的特点，被广泛用于工业、信息、新能源、医学、交通、军事和航空领域。为了降低IGBT的导通压降，人们采用沟槽栅结构，将沟道从横向变为纵向，消除了导通电阻中RJFET的影响。同时缩小了元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，由于多晶硅栅面积增大，减少了分布电阻，有利于提高开关速度。如附 图I所示为常规沟槽栅IGBT，包括发射极I、门极2、P-阱3、N漂移区4、N缓冲区5和集电极6。新一代IGBT朝着更高功率密度，更高工作结温，更低功耗的方向发展，而众所周知，IGBT的导通压降Vceon与关断损耗存在矛盾关系。归根到底是因为IGBT的电导调制效应，即大的注入效率能增强器件在导通时的电导调制效应，降低导通压降，然而在关断时，大量的少数载流子需要更长的时间来完成复合，增加了关断损耗。为了改善这一矛盾关系，人们致力于对IGBT的注入效率进行研究，一方面降低IGBT集电极(阳极)的空穴注入效率，另一方面提高发射极(阴极)的电子注入效率。这样可以很好地改善IGBT的导通压降与关断损耗的折中关系。目前，对于沟槽栅IGBT而言，主要有以下几种改变发射极(阴极)电子注入效率的方法
第一种结构是如附图2所不的IEGT (Injection Enhanced Gate Transistor,电子注入增强门极晶体管)结构。由于IGBT的元胞是并联结构的，其每个元胞的发射极也是并联的。将元胞的发射极进行选择性(不是全部地)地弓I出并进行并联，这样在没有引出的发射极下方就形成了一个空穴积累区。相应地，电子的注入就被增强了。该结构由东芝于1993年发明，并于1998年进一步改进。第二种结构如附图3所示，三菱在IGBT的基础上，通过对元胞的改变(宽度、N+源极区及P+集电极区)提出了类似IEGT的结构。该结构的元胞宽度为正常IGBT元胞的几倍，在一个元胞内的两个沟槽栅之间设有N+源极区，该区域所对应的下方集电极区的掺杂浓度较低(P-)，以达到电子注入增强效应(IE-effect)。可以说是通过对IGBT元胞的改变以达到IEGT的效果。前面所述的各种技术均在一定程度上增强了 IGBT的电导调制效应，因而降低了导通压降，但是这些方案都是只具有单一空穴阻挡效应(只具有势垒阻挡效应或者只具有物理阻挡效应)。然而，为了进一步提高IGBT的功率密度，工作结温及长期可靠性，需要继续优化降低IGBT的导通压降与关断损耗的折中关系，实现更低的功耗。为此，需要继续研究并改进沟槽栅型IGBT芯片的制作方法以实现这一目的。
发明内容
本发明的目的是提供一种沟槽栅型IGBT芯片制作方法，该方法提高了 IGBT芯片的功率密度，工作结温，以及长期工作的可靠性，同时提高了 IGBT芯片的电导调制效应以降低导通压降，同时又不提高空穴少子的注入效率，从而优化并降低了 IGBT芯片的导通压降与关断损耗的折中关系，实现了更低的功耗。为了实现上述发明目的，本发明具体提供了一种沟槽栅型IGBT芯片制作方法的技术实现方案，一种沟槽栅型IGBT芯片制作方法，包括以下步骤
SlO :选取两块N型半导体衬底；
S20 :将其中的第一块N型半导体衬底进行氧化或沉积，在N型半导体衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料；
530:对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行光刻与刻 蚀，形成介质埋层；
S40 :对第二块N型半导体衬底进行光刻与刻蚀，形成与步骤S30中介质埋层凹凸面相吻合的图形；
S50 :将在步骤S30中由N型半导体衬底形成的介质埋层与步骤S40中形成的图形进行凹凸面对接，在450°C 1150°C温度下将两块N型半导体衬底直接键合成一块；
S60 :根据耐压所要求的范围和加工余量，分别对两块经过处理的N型半导体衬底进行减薄处理，在减薄处理的过程中将介质埋层控制在设计的深度，形成芯片制作中间体；
S70 :完成沟槽栅型IGBT芯片的制作过程。作为本发明一种沟槽栅型IGBT芯片制作方法的另一种技术实现方案，在前述技术方案的基础之上，在步骤S30与步骤S40之间加入以下步骤
531:对第二块N型半导体衬底进行注入掺杂和退火处理，形成第一 N型载流子埋层。对于N型半导体衬底厚度较薄的情况，作为上述本发明第一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，完成沟槽栅型IGBT芯片的制作过程包括以下步骤
S71a :对芯片制作中间体的正面表面进行第一 N型载流子埋层注入，再进行退火处理； S72a:对经过上述处理的芯片制作中间体的正面表面进行P-基区注入，再进行退火处
理；
S73a :对经过上述处理的芯片制作中间体的正面表面进行N+源极区注入，再进行退火处理；
S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ；
S75a :在经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层；
S76a :对经过上述处理的芯片制作中间体的正面表面进行光刻和第二 N型载流子埋层注入处理；
S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃;
S78a :对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，掺杂浓度为5E19/cm3 lE20/cm3,形成多晶娃栅；
S79a:对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层；
S710a:对经过上述处理的芯片制作中间体的N+源极区进行刻蚀，刻蚀穿透硼硅玻璃层与多晶硅栅，形成P+欧姆接触区注入窗口 ；
S711a :对经过上述处理的芯片制作中间体进行P+欧姆接触区注入，再进行退火处理；S712a:对经过上述处理的芯片制作中间体的P+欧姆接触区上方的栅氧化层进行刻蚀，形成发射极金属电极接触窗口 ；
S713a:对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极接触窗口 ；所谓选择性刻蚀，是在芯片的正面的特定位置，即在栅极金属电极的下方处，一般栅极金属电极位于整个芯片的中央或边角处进行对硼硅玻璃层的刻蚀，从而实现多晶硅栅的引出，并与栅极金属电极相连；因为在硼硅玻璃层选择性刻蚀之前，除了 S712a步骤已经打开了许多发射极金属电极接触窗口，芯片的正面表面为一整层硼硅玻璃；
S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a:对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极与栅极金属电极间隔开来；
S71b :对芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行减薄处理至所需厚度；
S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区注入、掺杂与推进、退火处理；
S73b :对经过上述处理的芯片制作中间体的正面表面进行P+集电极区注入、掺杂与推进、退火处理；
S74b:在经过上述处理的芯片制作中间体的正面表面制作集电极金属电极。对于N型半导体衬底厚度较厚的情况，作为上述本发明第一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，完成沟槽栅型IGBT芯片的制作过程包括以下步骤
S71b :对芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行减薄处理至所需厚度；
S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区注入、掺杂与推进、退火处理；
S71a :对经过上述处理的芯片制作中间体翻转180度，并在芯片制作中间体的正面表面进行第一 N型载流子埋层注入，再进行退火处理；
S72a:对经过上述处理的芯片制作中间体的正面表面进行P-基区注入，再进行退火处
理；
S73a :对经过上述处理的芯片制作中间体的正面表面进行N+源极区注入，再进行退火处理；
S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ；
S75a :在经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层；
S76a :对经过上述处理的芯片制作中间体的正面表面进行第二 N型载流子埋层注入处
理；
S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃;
S78a :对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，掺杂浓度为5E19/cm3 lE20/cm3,形成多晶娃栅；
S79a:对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层；
S710a:对经过上述处理的芯片制作中间体的N+源极区进行刻蚀，刻蚀穿透硼硅玻璃层与多晶硅栅，形成P+欧姆接触区注入窗口 ；
S711a :对经过上述处理的芯片制作中间体进行P+欧姆接触区注入，再进行退火处理；S712a :对经过上述处理的芯片制作中间体的P+欧姆接触区上方的栅氧化层进行刻蚀，形成发射极金属电极接触窗口 ；
S713a:对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极接触窗口 ；所谓选择性刻蚀，是在芯片的正面的特定位置，即在栅极金属电极的下方处，一般栅极金属电极位于整个芯片的中央或边角处进行对硼硅玻璃层的刻蚀，从而实现多晶硅栅的引出，并与栅极金属电极相连；因为在硼硅玻璃层选择性刻蚀之前，除了 S712a步骤已经打开了许多发射极金属电极接触窗口，芯片的正面表面为一整层硼硅玻璃；
S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a :对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极与栅极金属电极间隔开来；
S73b :对经过上述处理的芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行P+集电极区注入、掺杂与推进、退火处理； S74b :在经过上述处理的芯片制作中间体的正面表面上制作集电极金属电极。对于N型半导体衬底厚度较薄的情况，作为上述本发明另一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，完成沟槽栅型IGBT芯片的制作过程包括以下步骤
S72a :对芯片制作中间体的正面表面进行P-基区注入，再进行退火处理；
S73a :对经过上述处理的芯片制作中间体的正面表面进行N+源极区注入，再进行退火处理；
S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ；
S75a :在经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层；
S76a :对经过上述处理的芯片制作中间体的正面表面进行光刻和第二 N型载流子埋层注入处理；
S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃;
S78a :对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，掺杂浓度为5E19/cm3 lE20/cm3,形成多晶娃栅；
S79a:对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层；
S710a:对经过上述处理的芯片制作中间体的N+源极区进行刻蚀，刻蚀穿透硼硅玻璃层与多晶硅栅，形成P+欧姆接触区注入窗口 ；S711a :对经过上述处理的芯片制作中间体进行P+欧姆接触区注入，再进行退火处理；S712a:对经过上述处理的芯片制作中间体的P+欧姆接触区上方的栅氧化层进行刻蚀，形成发射极金属电极接触窗口 ；
S713a:对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极接触窗口 ；所谓选择性刻蚀，是在芯片的正面的特定位置，即在栅极金属电极的下方处，一般栅极金属电极位于整个芯片的中央或边角处进行对硼硅玻璃层的刻蚀，从而实现多晶硅栅的引出，并与栅极金属电极相连；因为在硼硅玻璃层选择性刻蚀之前，除了 S712a步骤已经打开了许多发射极金属电极接触窗口，芯片的正面表面为一整层硼硅玻璃；
S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a:对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极与栅极金属电极间隔开来；
S71b :对芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行减薄处理 至所需厚度；
S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区注入、掺杂与推进、退火处理；
S73b :对经过上述处理的芯片制作中间体的正面表面进行P+集电极区注入、掺杂与推进、退火处理；
S74b :在经过上述处理的芯片制作中间体的正面表面制作集电极金属电极。对于N型半导体衬底厚度较厚的情况，作为上述本发明另一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，完成沟槽栅型IGBT芯片的制作过程包括以下步骤
S71b :对芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行减薄处理至所需厚度；
S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区注入、掺杂与推进、退火处理；
S72a :对经过上述处理的芯片制作中间体的正面表面进行P-基区注入，再进行退火处
理；
S73a:对经过上述处理的芯片制作中间体的正面表面进行N+源极区注入，再进行退火处理；
S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ；
S75a :在经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层；
S76a :对经过上述处理的芯片制作中间体的正面表面进行第二 N型载流子埋层注入处
理；
S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃;
S78a :对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，掺杂浓度为5E19/cm3 lE20/cm3,形成多晶娃栅；
S79a:对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层；S710a:对经过上述处理的芯片制作中间体的N+源极区进行刻蚀，刻蚀穿透硼硅玻璃层与多晶硅栅，形成P+欧姆接触区注入窗口 ；
S711a :对经过上述处理的芯片制作中间体进行P+欧姆接触区注入，再进行退火处理；S712a:对经过上述处理的芯片制作中间体的P+欧姆接触区上方的栅氧化层进行刻蚀，形成发射极金属电极接触窗口 ；
S713a:对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极接触窗口 ；所谓选择性刻蚀，是在芯片的正面的特定位置，即在栅极金属电极的下方处，一般栅极金属电极位于整个芯片的中央或边角处进行对硼硅玻璃层的刻蚀，从而实现多晶硅栅的引出，并与栅极金属电极相连；因为在硼硅玻璃层选择性刻蚀之前，除了 S712a步骤已经打开了许多发射极金属电极接触窗口，芯片的正面表面为一整层硼硅玻璃；
S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a:对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极与栅极金属电极间隔开来；
S73b :对经过上述处理的芯片制作中间体翻转180度，并对芯片制作中间的正面表面体进行P+集电极区注入、掺杂与推进、退火处理；
S74b :在经过上述处理的芯片制作中间体的正面表面上制作集电极金属电极。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，在步骤SlO中选取两块相同的N型半导体衬底，所述N型半导体衬底采用包括Si半导体材料或SiC或GaN或金刚石在内的宽禁带半导体材料。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，采用N型半导体衬底，掺杂浓度为8E12/cm3 5E14/cm3。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将N型半导体衬底的材料厚度控制在60um 750um之间。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，在步骤S30中，对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行不少于两次的光刻与刻蚀处理，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成介质埋层。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层采用包括SiO2或氮氧化物在内的绝缘材料。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层的厚度控制在O. Ium I. 5um之间。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层与多晶硅栅底部的栅氧化层非接触。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层与栅氧化层之间的间距控制在O. 2um Ium之间。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层的厚度均匀设置。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，按照与第
一N型载流子埋层在芯片正面俯视方向上相同的形状对介质埋层的形状进行设置。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层在单个元胞内设置为多个从芯片正面俯视方向上的形状为竖条或横条或圆形或任意多边形的图形的组合。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层在单个元胞内的多个图形设置为一相同的图形的组合。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，介质埋层在单个元胞内的多个图形之间相互接触。·
作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，在介质埋层的两个端部或其中任意一个端部设置向下的端头。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，在介质埋层的中部设置一个以上向下的端头。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层两个端部的厚度设置为比中部的厚度厚O. 2um I. 5um。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层的端头设置为相同或不相同的厚度。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层的端头设置为相同或不相同的宽度。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将介质埋层的端头之间设置为相同或不相同的间距。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，按照8E15/cm3 2E16/cm3的掺杂浓度对包括第一 N型载流子埋层和/或第二 N型载流子埋层在内的N型载流子埋层进行掺杂。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将包括第一 N型载流子埋层和/或第二 N型载流子埋层在内的N型载流子埋层的结深控制在
O.5um 2um之间。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将第一 N型载流子埋层的宽度设置为与P-基区相同的宽度。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将第二 N型载流子埋层的宽度设置为与多晶硅栅相同的宽度。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将第一 N型载流子埋层在芯片正面俯视方向上的形状设置为与P-基区相同的形状。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将第二 N型载流子埋层在芯片正面俯视方向上的形状设置为与多晶硅栅相同的形状。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将第一 N型载流子埋层在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，将第二 N型载流子埋层在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，当沟槽栅型IGBT芯片包括两个以上的元胞时，对沟槽栅型IGBT芯片的所有元胞或部分元胞设置第
一N型载流子埋层。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，当沟槽栅型IGBT芯片包括两个以上的元胞时，对沟槽栅型IGBT芯片的所有元胞或部分元胞设置第
二N型载流子埋层。作为本发明一种沟槽栅型IGBT芯片制作方法技术方案的进一步改进，当沟槽栅型IGBT芯片包括两个以上的元胞时，对沟槽栅型IGBT芯片的所有元胞或部分元胞设置介 质埋层。通过实施上述本发明一种沟槽栅型IGBT芯片制作方法的技术方案，具有以下技术效果
(1)本发明提出了一种具有双重空穴阻挡效应的沟槽栅IGBT芯片的制作方法，通过本发明描述的技术方案可以制作出同时对IGBT发射极附近的空穴起到势垒阻挡和物理阻挡效果的沟槽栅型IGBT芯片；
(2)本发明与单重阻挡效应结构相比，该制作方法制作的芯片结构可以大大地提高IGBT发射极附近区域的空穴浓度，相应地，大大提高了该处的电子注入效率；
(3)本发明由于电子注入效率的提高，从而进一步增强了IGBT漂移区的电导调制效应，使IGBT的导通压降更小，最终获得更优的导通压降与关断损耗的折中关系。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I是现有技术一种常规沟槽栅型IGBT的结构示意图。图2是现有技术一种电子注入增强门极晶体管的结构示意图。图3是现有技术一种类似电子注入增强门极晶体管结构器件的结构示意图。图4是应用本发明制作的沟槽栅型IGBT芯片一种具体实施方式
中单个元胞的纵向剖面结构示意图。图5是应用本发明制作的沟槽栅型IGBT芯片一种具体实施方式
单个元胞内N型载流子埋层的俯视结构示意图。图6是应用本发明制作的沟槽栅型IGBT芯片一种具体实施方式
多个元胞内N型载流子埋层的俯视结构示意图。图7是应用本发明制作的沟槽栅型IGBT芯片另一种具体实施方式
多个元胞内N型载流子埋层的俯视结构示意图。图8是应用本发明制作的沟槽栅型IGBT芯片第三种具体实施方式
多个元胞内N型载流子埋层的俯视结构示意图。
图9是应用本发明制作的沟槽栅型IGBT芯片一种具体实施方式
单个元胞内介质埋层的俯视结构示意图。图10是应用本发明制作的沟槽栅型IGBT芯片一种具体实施方式
多个元胞内介质埋层的俯视结构示意图。图11是应用本发明制作的沟槽栅型IGBT芯片另一种具体实施方式
多个元胞内介质埋层的俯视结构示意图。图12是应用本发明制作的沟槽栅型IGBT芯片另一种具体实施方式
单个元胞的纵向剖面结构示意图。图13是应用本发明制作的沟槽栅型IGBT芯片另一种具体实施方式
单个元胞中介质埋层的俯视结构示意图。图14是应用本发明制作的沟槽栅型IGBT芯片一种具体实施方式
单个元胞中介质埋层的纵向剖面结构示意图。
图15是应用本发明制作的沟槽栅型IGBT芯片第三种具体实施方式
单个元胞的纵向剖面结构示意图。图16是应用本发明制作的与现有技术常规沟槽栅型IGBT的导通压降对比示意图。图17是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤SlO的示意图。图18是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S20的示意图。图19是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S30的示意图I。图20是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S30的示意图2。图21是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S40的示意图。图22是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S50的示意图。图23是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S60的示意图。图24是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S70的示意图。图25是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S71a的示意图。图26是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S72a的示意图。图27是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S73a的示意图。图28是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S74a的示意图。图29是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S75a的示意图。图30是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S76a的示意图。图31是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S77a与S78a的不意图。图32是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S79a的示意图。图33是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S710a的示意图。 图34与图35是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S711a的示意图。图36是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S712a的示意图。图37是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S713a的示意图。图38是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S714a的示意图。图39是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S715a的示意图。图40与图41是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S71b的示意图。图42是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S72b的示意图。图43是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S73b的示意图。图44是本发明沟槽栅型IGBT芯片制作方法一种具体实施方式
中步骤S74b的示意图。图45是本发明沟槽栅型IGBT芯片制作方法另一种具体实施方式
中步骤SlO的示意图。图46是本发明沟槽栅型IGBT芯片制作方法另一种具体实施方式
中步骤S20的示意图。图47是本发明沟槽栅型IGBT芯片制作方法另一种具体实施方式
中步骤S30的示意图I。图48是本发明沟槽栅型IGBT芯片制作方法另一种具体实施方式
中步骤S30的示意图2。图49是本发明沟槽栅型IGBT芯片制作方法另一种具体实施方式
中步骤S31的示意图。
图50是本发明沟槽栅型IGBT芯片制作方法另一种具体实施方式
中步骤S40的示意图。图51是本发明沟槽栅型IGBT芯片制作方法另一种具体实施方式
中步骤S50的示意图。图52是本发明沟槽栅型IGBT芯片制作方法另一种具体实施方式
中步骤S60的示意图。图中1-发射极，2-门极，3-P-阱，4-N漂移区，5-N缓冲区，6-集电极，10-N-漂移区，Il-N缓冲层区，12-P+集电极区，13-P-基区，14-P+欧姆接触区，15-N+源极区，16-第一 N型载流子埋层，17-第二 N型载流子埋层，20-栅氧化层，21-介质埋层，30-多晶硅栅，40-集电极金属电极,41-发射极金属电极,42-栅极金属电极,100-半导体衬底一,200-半导体衬底二。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。如附图4至附图52所示，给出了本发明一种沟槽栅型IGBT芯片制作方法以及根据本发明沟槽栅型IGBT芯片制作方法制作的一种沟槽栅型IGBT芯片的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。如附图4至附图16所示是根据本发明沟槽栅型IGBT芯片制作方法制作的沟槽栅型IGBT芯片的具体实施方式
的示意图。如附图4、12、15所示是应用本发明制作的沟槽栅型IGBT芯片三种具体实施方式
中单个元胞的剖面结构示意图，沟槽栅型IGBT芯片通常包括多个元胞，采用这种芯片结构的绝缘栅双极型晶体管具有双重空穴阻挡效应。附图4所示的一种沟槽栅型IGBT芯片,包括至少一个元胞,元胞包括集电极金属电极40、P+集电极区12、N-漂移区10、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶硅栅
30、发射极金属电极41和栅极金属电极42。集电极金属电极40、P+集电极区12、N-漂移区10、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶硅栅30和栅极金属电极42从下至上依次排列。P+欧姆接触区14的上方设置有发射极金属电极41。绝缘栅双极型晶体管(IGBT)芯片的栅极进一步采用沟槽栅结构。如附图12所示，在沟槽栅型IGBT芯片单个元胞的P-基区13下方，以及多晶硅栅30的下方分别设置有第一 N型载流子埋层16和/或第二 N型载流子埋层17，并在P-基区13与第一 N型载流子埋层16的交界处设置有介质埋层21。在采用本发明所述结构的IGBT导通时，IGBT发射极附近的空穴受到N型载流子埋层的势垒阻挡，以及介质埋层21的物理阻挡的双重阻挡作用。因此，大大地提高了 IGBT发射极附近区域的空穴浓度，相应地提高了该处的电子注入效率，从而进一步增强了 IGBT漂移区靠近发射极这一端的电导调制效应，使IGBT的导通压降更小，最终获得更优的导通压降与关断损耗的折中关系。沟槽栅型IGBT芯片采用的双重空穴阻挡原理为当IGBT正向导通时，从IGBT背部的P+集电极区12注入到N-漂移区10的少数载流子空穴，会通过N-漂移区10向IGBT发射极附近的P-基区13运动(被P-基区13抽取)。当到达N型载流子埋层时，由于势垒的阻挡作用，空穴载流子受到阻挡，在N型载流子埋层附近集聚，相应地增加了电子注入效率。当空穴透过N型载流子埋层后，还继续受到介质埋层21的物理阻挡，继续进行集聚，进一步增加电子注入效率。由于空穴受到双重阻挡，可以形成更多的集聚，电子注入效率就更大，电导调制效应就更强。如附图12所示的剖视图中，IGBT芯片从下到上依次为集电极金属电极40、P+集电极区12、N缓冲层区11 (可以有，如果有，则器件的纵向耐压结构为SPT，Soft-PunchThrough,软穿通结构，也称FS, field stop,电场截止结构，或者LPT, Low-Punch Through,弱穿通结构，或者TPT, Thi n-Punch through,薄穿通结构等；也可以没有，如果没有，则器件的纵向耐压结构为NPT, Non-Punch through,非穿通结构)、N-漂移区10、N型载流子埋层(包括第一 N型载流子埋层16和第二 N型载流子埋层17)、介质埋层21、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶娃栅30、发射极金属电极41和栅极金属电极42。其中，设置有发射极金属电极41和栅极金属电极42的这一面为本发明绝缘栅双极型晶体管芯片的正面，而设置有集电极金属电极40的这一面为绝缘栅双极型晶体管芯片的反面。如附图8所示，元胞a只有第一 N型载流子埋层16，元胞b没有第一 N型载流子埋层16和第二 N型载流子埋层17，元胞c只有第二 N型载流子埋层17，元胞d中既有第一 N型载流子埋层16，又有第二 N型载流子埋层17。这里仅以六边形元胞为例，对其他形状的元胞也适用。绝缘栅双极型晶体管(IGBT)芯片的衬底材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料。衬底材料的掺杂浓度为8E12/cm3 5E14/cm3 ;厚度为 60um 750um。如附图12和15所示，具有双重空穴阻挡效应的沟槽栅型IGBT芯片结构采用N型载流子埋层与介质埋层21的组合。具体如下
I、N型载流子埋层
(Al)N型载流子埋层包括第一及第二两部分，第一部分(第一 N型载流子埋层16)位于P-基区13的下方，第二部分(第二 N型载流子埋层17)位于沟槽形的多晶硅栅30底部的栅氧化层20的下方。如附图4所示，这两部分可同时有，也可只有其中之一。(A2)在Al的基础上，第一 N型载流子埋层16和/或第二 N型载流子埋层17可以对IGBT的每个元胞都设置，也可以任意选择N (N为整数，I彡N彡IGBT芯片的元胞总数)个元胞来进行设置。(A3)第一 N型载流子埋层16和/或第二 N型载流子埋层17的掺杂浓度为8E15/cm3 2E16/cm3，第一 N型载流子埋层16和/或第二 N型载流子埋层17的浓度可相同，也可不同。(A4)N型载流子埋层的结深为0.5um 2um，，第一 N型载流子埋层16和/或第二N型载流子埋层17的结深可相同，也可不同。(A5)第一 N型载流子埋层16的宽度与P-基区13的宽度(如芯片的纵向剖面图所示)相同，第二 N型载流子埋层17的宽度与多晶硅栅30的宽度相同。需要说明的是，因为多晶硅栅30与栅氧化层20的宽度几乎相同，栅氧化层20的厚度一般在0. Ium左右。因此从附图上看，第二 N型载流子埋层17的宽度与栅氧化层20的宽度是基本相同。(A6)如附图5、6和7所示，第一 N型载流子埋层16的形状与P-基区13的形状在俯视方向上(俯视方向，从IGBT芯片的正面向下看)相同，第二 N型载流子埋层17的形状与多晶硅栅30的形状在俯视方向上相同。具体地，第一 N型载流子埋层16和/或第二 N型载流子埋层17可为条形或方形或正六边形或圆形或三角形或其他多边形(如附图5、附图6和附图7中所示的俯视图，图中示出了条形、方形与正六边形)。如果P-基区13的形状是方形，第一 N型载流子埋层16也是方形；如果P-基区13的形状是正六边形，则第一 N型载流子埋层16也是正六边形；如果P-基区13的形状是其它形状，第一 N型载流子埋层16的形状也与之相同。如附图5和12所示，第一 N型载流子埋层16的宽度LI等于P-基区13的宽度L4，第二 N型载流子埋层17的宽度L2等于多晶硅栅30的宽度L5。2、介质埋层21:
(BI)介质埋层21的材料为SiO2，氮氧化物等绝缘材料。 (B2)如附图12所示，介质埋层21位于P-基区13的下方与第一 N型载流子埋层16的交界处。(B3)介质埋层21的厚度为O. Ium I. 5um,位于第一 N型载流子埋层16内。(B4)如附图12所示，介质埋层21的两端与沟槽栅的栅氧化层20不接触，间距为O. 2um Ium0(B5)介质埋层21的形状与第一 N型载流子埋层16的形状相同，具体地，可为条形或方形或正六边形或圆形或三角形或其他多边形(如附图9、附图10和附图11中所示的俯视图，图中示出了条形、方形与正六边形)。(B6)如附图13所示，介质埋层21的形状还可以是在一个元胞内为多个竖条或横条或圆形或任意多边形。可以由一种形状的图形重复设置，也可以是多种形状的图形的组合设置。只要保证介质埋层21的边缘不与栅氧化层20接触(间距如B4中所要求)，介质埋层21图形与图形之间可以接触，也可以不接触。(B7)如附图14所示，在(B6)的基础上，介质埋层21的厚度可以均匀设置，也可以不均匀设置。具体为从其剖视图中，两端(端头朝下，不考虑朝上的设置)的厚度比中间的厚度厚O. 2um I. 5um,可以两端设置向下的端头,还可以只在一端设置向下的端头,还可以在中间设置一个或多个向下的端头。每个端头的厚度可以相同，也可以不相同。每个端头的宽度可以相同，也可以不相同。端头之间的间距可以相同，也可以不相同。这样的形状对空穴的阻挡效应更强。此外，介质埋层21也可以进行选择性设置，即可以对所有的元胞都设置介质埋层21，也可以对部分元胞设置介质埋层21，可参照前述的第一 N型载流子埋层16和/或第二N型载流子埋层17的选择性设置。如附图15所示，作为另一种实施方式，具有双重空穴阻挡效应的绝缘栅双极型晶体管(IGBT)芯片结构还可以考虑N型载流子埋层与介质埋层21的相关形状、浓度、厚度等信息同上(包括前述的所有可能情况)，只是在纵向位置上将介质埋层21下移至第一 N型载流子埋层16的下方，紧靠着第一 N型载流子埋层16设置。如附图9和12所示，在单个元胞内，介质埋层21的宽度为L3。如附图16所示，为常规的沟槽栅型IGBT (D线)、只有N型载流子埋层的沟槽栅型IGBT芯片(C线)、只有介质埋层21的沟槽栅型IGBT芯片(B线)及具有双重空穴阻挡效应的沟槽栅型IGBT芯片(A线)的导通压降的对比。可以看出，具有双重空穴阻挡效应的沟槽栅型IGBT的导通压降得到明显的降低。如附图17至附图52所示是本发明沟槽栅型IGBT芯片制作方法的具体实施方式
示意图。对于沟槽栅型IGBT芯片，分两种情况描述其制作工艺流程。第一种具体实施方式
是针对如附图15所示的情况，工艺流程为
SlO :如附图17所不,选取两块相同的N型半导体衬底,分别为半导体衬底一 100和半导体衬底二 200，材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料，衬底材料的掺杂浓度为8E12/cm3 5E14/cm3 ;厚度为60um 750um。
S20:如附图18所示，将其中一块N型半导体衬底(如第一块的半导体衬底一100)进行氧化或者沉积，在硅表面形成氧化硅或氮氧化物等绝缘材料，绝缘材料的厚度与介质埋层21的厚度一致。(图中尺寸不按比例)氧化硅可以采用氧化或者沉积的方法来实现，氮氧化物采用沉积的方法来实现。S30 :如附图19和附图20所示，对N型半导体衬底正面表面的SiO2或氮氧化物等绝缘材料(将来用作介质埋层21)经过多次的光刻与刻蚀，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成如附图19中的结构(需要翻转180度)。其中，附图13的平面结构(即介质埋层21的形状及尺寸)与沟槽栅型IGBT芯片结构的描述一致。S40 :如附图21所示，对第二块N型半导体衬底(如第二块的半导体衬底二 200)的正面表面进行多次光刻与刻蚀，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成附图21所示形状的图形，图形中的“凹凸”与经过处理的第一块N型半导体衬底中的“凸凹”相吻合，包括形状、深度、宽度等都吻合。S50 :如附图22所示，将第一块N型半导体衬底翻转180°，再将第一、二块N型半导体衬底的凹凸面对接，在高温下(450°C 1150°C )将两块N型半导体衬底直接键合成一块。S60:如附图23所示，对第一、二部分的N型半导体衬底分别进行减薄处理，总厚度控制在耐压所要求的范围内，并留有加工余量，在减薄处理的过程中将介质埋层21控制在所设计的深度处，形成芯片制作中间体。S70 :如附图24所示，此后的工艺步骤则按照从芯片制作中间体到沟槽栅型IGBT芯片的顺序进行直至完工。完成沟槽栅型IGBT芯片的制作过程又分两种情况，即厚度较厚与厚度较薄的情况。对于N型半导体衬底厚度较薄的情况这里的厚度指相对厚度，例如对于6英寸的晶圆，小于300um可归类于这种情况，一般指耐压< 1700V的情况，先做正面工艺，再做背面工艺，包括以下步骤
正面工艺
S71a:如附图25所示，对整个芯片有效区(即芯片制作中间体)的正面表面进行第一 N型载流子埋层16注入，再进行退火处理；
S72a :如附图26所示，对经过上述处理的整个芯片有效区(即芯片制作中间体)的正面表面进行P-基区13注入，再进行退火处理；S73a:如附图27所示，对经过上述处理的整个芯片有效区(即芯片制作中间体)的正面表面进行N+源极区15注入，再进行退火处理；
S74a :如附图28所示，对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ；
S75a :如附图29所示，对经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层20 ；
S76a :如附图30所示，对经过上述处理的芯片制作中间体的正面表面进行第二 N型载流子埋层17注入处理；
S77a :如附图31所示，对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃； S78a :如附图31所示，对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，掺杂浓度为5E19/cm3 lE20/cm3，形成多晶硅栅30 ；
S79a:如附图32所示，对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层；
S710a :如附图33所示，对经过上述处理的芯片制作中间体的N+源极区15进行刻蚀，刻蚀穿透了硼硅玻璃层与多晶硅栅30，形成P+欧姆接触区14注入窗口 ；
S711a :如附图34与35所示，从P+欧姆接触区14注入窗口对经过上述处理的芯片制作中间体进行P+欧姆接触区14注入，再进行退火处理；
S712a :如附图36所示，对经过上述处理的芯片制作中间体的P+欧姆接触区14上方的栅氧化层20进行刻蚀，形成发射极金属电极41接触窗口 ；
S713a :如附图37所示，对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极接触窗口 ；所谓选择性刻蚀，是在芯片的正面的特定位置，即栅极金属电极42的下方处,一般栅极金属电极42位于整个IGBT芯片的中央或边角处进行对硼硅玻璃层的刻蚀，从而实现多晶硅栅30的引出，并与栅极金属电极相连；因为在硼硅玻璃层选择性刻蚀之前，除了 S712a步骤已经打开了许多发射极金属电极接触窗口，芯片的正面表面为一整层硼娃玻璃；
S714a :如附图38所示，对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；
S715a:如附图39所示，对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极41与栅极金属电极42间隔开来；
然后再做背面工艺
S71b :如附图40与41所示，对芯片制作中间体翻转180度，并对正面表面(翻转之前为芯片制作中间体的背面)进行减薄处理至所需厚度；
S72b :如附图42所示，对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区11注入、掺杂与推进、退火处理；
S73b :如附图43所示，对经过上述处理的芯片制作中间体的正面表面进行P+集电极区12注入、掺杂与推进、退火处理；
S74b :如附图44所示，在经过上述处理的芯片制作中间体的正面表面上制作集电极金属电极40。
对于N型半导体衬底厚度较厚的情况这里的厚度指相对厚度，例如对于6英寸的晶圆，大于300um可归类于这种情况，一般指耐压> 1700V的情况，先做背面N缓冲层区工艺，再做正面工艺，最后做背面P+集电极区12掺杂及集电极金属电极40工艺，具体的制作流程为
S71b :对芯片制作中间体翻转180度，并对正面表面(翻转之前为芯片制作中间体的背面)进行减薄处理至所需厚度；
S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区11注入、掺杂与推进、退火处理；
S71a :对经过上述处理的芯片制作中间体翻转180度，并在正面表面进行第一 N型载流子埋层16注入，再进行退火处理；
S72a :对经过上述处理的芯片制作中间体的正面表面进行P-基区13注入，再进行退火处理； S73a:对经过上述处理的芯片制作中间体的正面表面进行N+源极区15注入，再进行退火处理；
S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ；
S75a :经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层20 ；
S76a :对经过上述处理的芯片制作中间体的正面表面进行第二N型载流子埋层17注入处理；
S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃;
S78a :对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，掺杂浓度为5E19/cm3 lE20/cm3,形成多晶娃栅30 ；
S79a:对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层；
S710a :对经过上述处理的芯片制作中间体的N+源极区15进行刻蚀，刻蚀穿透了硼硅玻璃层与多晶硅栅30，形成P+欧姆接触区14注入窗口 ；
S711a :从P+欧姆接触区14注入窗口对经过上述处理的芯片制作中间体进行P+欧姆接触区14注入，再进行退火处理；
S712a :对经过上述处理的芯片制作中间的P+欧姆接触区14上方的栅氧化层20进行刻蚀，形成发射极金属电极41接触窗口 ；
S713a:对经过上述处理的芯片制作中间的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极42接触窗口 ；所谓选择性刻蚀，是在芯片的正面的特定位置，即栅极金属电极的下方处，一般栅极金属电极位于整个芯片的中央或边角处进行对硼硅玻璃层的刻蚀，从而实现多晶硅栅的引出，并与栅极金属电极相连；因为在硼硅玻璃层选择性刻蚀之前，除了 S712a步骤已经打开了许多发射极金属电极接触窗口，芯片的正面表面为一整层硼硅玻璃；
S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a:对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极41与栅极金属电极42间隔开来；S73b :对经过上述处理的芯片制作中间体翻转180度，并对芯片制作中间体的正面表面(翻转之前为芯片制作中间体的背面)进行P+集电极区12注入、掺杂与推进、退火处理；S74b :在经过上述处理的芯片制作中间体的正面表面上制作集电极金属电极40。第二种具体实施方式
是针对附图12的情况，具体的工艺流程为
SlO :如附图45所不,选取两块相同的N型半导体衬底,分别为半导体衬底一 100和半导体衬底二 200，材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料，衬底材料的掺杂浓度为8E12/cm3 5E14/cm3 ;厚度为60um 750um。S20 :如附图46所示，将其中一块N型半导体衬底(即第一块的半导体衬底一 100)进行氧化或者沉积，在硅表面形成氧化硅或氮氧化物等绝缘材料，绝缘材料的厚度与介质埋层21的厚度一致。(图中尺寸不按比例)氧化硅可以采用氧化或者沉积的方法来实现，氮氧化物采用沉积的方法来实现。
S30 :如附图47和附图48所示，对N型半导体衬底上表面的SiO2或氮氧化物等绝缘材料(将来用作介质埋层)经过多次的光刻与刻蚀，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成如附图47中的结构(需要翻转180度)。其中，附图13的平面结构(即介质埋层21的形状及尺寸)与前述沟槽栅型IGBT芯片结构的描述一致。S31 :如附图49所示，对第二块N型半导体衬底(即第二块的半导体衬底二 200)的正面表面进行注入掺杂和退火处理，形成第一 N型载流子埋层16。S40 :如附图50所示，对第二块N型半导体衬底(即第二块的半导体衬底二 200)的正面表面进行多次光刻与刻蚀，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成附图21所示形状的图形，图形中的“凹凸”与经过处理的第一块N型半导体衬底(即第一块的半导体衬底一 100)中的“凸凹”相吻合，包括形状、深度、宽度等都吻合。S50 :如附图51所示，将第一块N型半导体衬底翻转180°，再将第一、二块N型半导体衬底的凹凸面对接，在高温下(450°C 1150°C )将两块N型半导体衬底直接键合成一块。S60:如附图52所示，对第一、二部分的N型半导体衬底分别进行减薄处理，总厚度控制在耐压所要求的范围内，并留有加工余量，在减薄处理的过程中将介质埋层21控制在所设计的深度处，形成芯片制作中间体。S70 :此后的工艺步骤则按照前述从芯片制作中间体到沟槽栅型IGBT芯片的相应
顺序进行直至完工。在此种具体实施方式
中，也分厚度较薄及厚度较厚两种情况进行，与前述情况完全相同。值得注意的是，对于两种厚度情况而言，S71a这一个步骤都不再需要了，因为在两块N型半导体衬底键合前已经先做了。其中，在步骤SlO中进一步选取两块相同的N型半导体衬底，即N型半导体衬底一100和N型半导体衬底二 200，N型半导体衬底采用包括Si半导体材料或SiC或GaN或金刚石在内的宽禁带半导体材料。同时，采用8E12/cm3 5E14/cm3的掺杂浓度对N型半导体衬底进行掺杂。将N型半导体衬底的材料厚度进一步控制在60um 750um之间。在步骤S30中，对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行不少于两次的光刻与刻蚀处理，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成介质埋层21。介质埋层21进一步采用包括SiO2或氮氧化物在内的绝缘材料。介质埋层21的厚度控制在O. Ium I. 5um之间。介质埋层21与多晶硅栅30底部的栅氧化层20非接触。将介质埋层21与栅氧化层20之间的间距控制在O. 2um Ium之间，其厚度均匀设置。同时，按照与第一 N型载流子埋层16在俯视图方向上相同的形状对介质埋层21的形状进行设置。进一步将介质埋层21在单个元胞范围内的俯视图形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。还可以将介质埋层21在单个元胞内设置为多个俯视图形状为竖条或横条或圆形或任意多边形的图形的组合。同时，还可以将介质埋层21在单个元胞内的多个图形设置为一相同的图形的组合。介质埋层21在单个元胞内的多个图形之间相互接触。作为一种较佳的实施方式，可以在介质埋层21的两个端部或其中任意一个端部设置向下的端头。也可以在介质埋层21的中部设置一个或多个向下的端头。可以进一步将介质埋层21两个端部的厚度设置为比中部的厚度厚O. 2um I. 5um。还可以将介质埋层21的端头设置为相同或不相同的厚度，以及相同或不相同的宽度。还可以将介质埋层21的·端头之间设置为相同或不相同的间距。·作为一种较佳的实施方式，按照8E15/cm3 2E16/cm3的掺杂浓度对包括第一 N型载流子埋层16和/或第二 N型载流子埋层17在内的N型载流子埋层进行掺杂。将包括第一 N型载流子埋层16和/或第二 N型载流子埋层17在内的N型载流子埋层的结深控制在O. 5um 2um之间。进一步将第一 N型载流子埋层16的宽度设置为与P-基区13相同的宽度。进一步将第二 N型载流子埋层17的宽度设置为与多晶硅栅30相同的宽度。进一步将第一 N型载流子埋层16在俯视图方向上的形状设置为与P-基区13相同的形状。将第二N型载流子埋层17在俯视图方向上的形状设置为与多晶硅栅30相同的形状。进一步将第一 N型载流子埋层16在单个元胞范围内的俯视图形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。进一步将第二 N型载流子埋层17在单个元胞范围内的俯视图形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。当沟槽栅型IGBT芯片包括两个以上的元胞时，可以对沟槽栅型IGBT芯片的所有元胞或部分元胞设置第一 N型载流子埋层16 ;也可以对沟槽栅型IGBT芯片的所有元胞或部分元胞设置第二 N型载流子埋层17 ;还可以对沟槽栅型IGBT芯片的所有元胞或部分元胞设置介质埋层21。如需制作分别不包括第一 N型载流子埋层16或第二 N型载流子埋层17或介质埋层21的平面栅型IGBT芯片，则省略第一 N型载流子埋层16或第二 N型载流子埋层17或介质埋层21的相应制作步骤即可。本发明提出一种具有双重空穴阻挡效应的沟槽栅型IGBT芯片的制作方法，利用N型载流子埋层的势垒阻挡，以及介质埋层21的物理阻挡。双重空穴阻挡效应使得IGBT发射极附近的空穴浓度大大提高，IGBT的N-漂移区10内的电导调制效应大大增强，从而大大降低了 IGBT的导通压降。本发明从提高IGBT发射极电子注入效率出发来增强电导调制效应，因而在降低IGBT正向压降的同时，对IGBT的关断时间没有什么影响。此外，可以将介质埋层21设置在P-基区13与N型载流子埋层之间的PN结处，尽可能地减小了相关的寄生效应。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和 修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种沟槽栅型IGBT芯片制作方法，其特征在于，所述方法包括以下步骤 SlO :选取两块N型半导体衬底； S20 :将其中的第一块N型半导体衬底进行氧化或沉积，在N型半导体衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料； 530:对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行光刻与刻蚀，形成介质埋层(21); S40 :对第二块N型半导体衬底进行光刻与刻蚀，形成与步骤S30中介质埋层(21)凹凸面相吻合的图形； S50 :将在步骤S30中由N型半导体衬底形成的介质埋层(21)与步骤S40中形成的图形进行凹凸面对接，在450°C 1150°C温度下将两块N型半导体衬底直接键合成一块； S60 :根据耐压所要求的范围和加工余量，分别对两块经过处理的N型半导体衬底进行减薄处理，在减薄处理的过程中将介质埋层(21)控制在设计的深度，形成芯片制作中间体； S70 :完成沟槽栅型IGBT芯片的制作过程。
2.根据权利要求I所述的一种沟槽栅型IGBT芯片制作方法，其特征在于，在所述步骤S30与步骤S40之间还包括以下步骤 531:对第二块N型半导体衬底进行注入掺杂和退火处理，形成第一 N型载流子埋层(16)。
3.根据权利要求I所述的一种沟槽栅型IGBT芯片制作方法，其特征在于所述完成沟槽栅型IGBT芯片的制作过程包括以下步骤 S71a :对芯片制作中间体的正面表面进行第一 N型载流子埋层(16)注入，再进行退火处理； S72a :对经过上述处理的芯片制作中间体的正面表面进行P-基区(13)注入，再进行退火处理； S73a :对经过上述处理的芯片制作中间体的正面表面进行N+源极区(15)注入，再进行退火处理； S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ； S75a :在经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层(20)； S76a :对经过上述处理的芯片制作中间体的正面表面进行光刻和第二 N型载流子埋层(17)注入处理； S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃; S78a :对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，形成多晶硅栅(30)； S79a :对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层； S710a :对经过上述处理的芯片制作中间体的N+源极区(15)进行刻蚀，刻蚀穿透硼硅玻璃层与多晶硅栅(30)，形成P+欧姆接触区(14)注入窗口 ； S711a:对经过上述处理的芯片制作中间体进行P+欧姆接触区(14)注入，再进行退火处理； S712a :对经过上述处理的芯片制作中间体的P+欧姆接触区(14)上方的栅氧化层(20)进行刻蚀，形成发射极金属电极(41)接触窗口 ； S713a:对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极(42)接触窗口 ； S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a:对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极(41)与栅极金属电极(42)间隔开来； S71b :对芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行减薄处理至所需厚度； S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区(11)注入、掺杂与推进、退火处理； S73b :对经过上述处理的芯片制作中间体的正面表面进行P+集电极区(12)注入、掺杂与推进、退火处理； S74b :在经过上述处理的芯片制作中间体的正面表面制作集电极金属电极(40)。
4.根据权利要求I所述的一种沟槽栅型IGBT芯片制作方法，其特征在于所述完成沟槽栅型IGBT芯片的制作过程包括以下步骤 S71b :对芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行减薄处理至所需厚度； S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区(11)注入、掺杂与推进、退火处理； S71a :对经过上述处理的芯片制作中间体翻转180度，并在芯片制作中间体的正面表面进行第一 N型载流子埋层(16)注入，再进行退火处理； S72a :对经过上述处理的芯片制作中间体的正面表面进行P-基区(13)注入，再进行退火处理； S73a :对经过上述处理的芯片制作中间体的正面表面进行N+源极区(15)注入，再进行退火处理； S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ； S75a :在经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层(20)； S76a :对经过上述处理的芯片制作中间体的正面表面进行第二 N型载流子埋层(17)注入处理； S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃; S78a :对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，形成多晶硅栅(30)；S79a:对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层； S710a :对经过上述处理的芯片制作中间体的N+源极区(15)进行刻蚀，刻蚀穿透硼硅玻璃层与多晶硅栅(30)，形成P+欧姆接触区(14)注入窗口 ；S711a :对经过上述处理的芯片制作中间体进行P+欧姆接触区(14)注入，再进行退火处理； S712a :对经过上述处理的芯片制作中间体的P+欧姆接触区(40)上方的栅氧化层(20)进行刻蚀，形成发射极金属电极(41)接触窗口 ； S713a :对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极(42)接触窗口 ； S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a :对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极(41)与栅极金属电极(42)间隔开来； S73b :对经过上述处理的芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行P+集电极区(12)注入、掺杂与推进、退火处理； S74b :在经过上述处理的芯片制作中间体的正面表面上制作集电极金属电极(40)。
5.根据权利要求2所述的一种沟槽栅型IGBT芯片制作方法，其特征在于所述完成沟槽栅型IGBT芯片的制作过程包括以下步骤 S72a :对芯片制作中间体的正面表面进行P-基区(13)注入，再进行退火处理； S73a :对经过上述处理的芯片制作中间体的正面表面进行N+源极区(15)注入，再进行退火处理； S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ； S75a :在经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层(20)； S76a :对经过上述处理的芯片制作中间体的正面表面进行光刻和第二 N型载流子埋层(17)注入处理； S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃; S78a :对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，形成多晶硅栅(30)；S79a 对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层； S710a :对经过上述处理的芯片制作中间体的N+源极区(15)进行刻蚀，刻蚀穿透硼硅玻璃层与多晶硅栅(30)，形成P+欧姆接触区(14)注入窗口 ； S711a:对经过上述处理的芯片制作中间体进行P+欧姆接触区(14)注入，再进行退火处理； S712a :对经过上述处理的芯片制作中间体的P+欧姆接触区(14)上方的栅氧化层(20)进行刻蚀，形成发射极金属电极(41)接触窗口 ； S713a:对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极(42)接触窗口 ； S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a :对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极(41)与栅极金属电极(42)间隔开来； S71b :对芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行减薄处理至所需厚度； S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区(11)注入、掺杂与推进、退火处理； S73b :对经过上述处理的芯片制作中间体的正面表面进行P+集电极区(12)注入、掺杂与推进、退火处理； S74b :在经过上述处理的芯片制作中间体的正面表面制作集电极金属电极(40)。
6.根据权利要求2所述的一种沟槽栅型IGBT芯片制作方法，其特征在于所述完成沟槽栅型IGBT芯片的制作过程包括以下步骤 S71b :对芯片制作中间体翻转180度，并对芯片制作中间体的正面表面进行减薄处理至所需厚度； S72b :对经过上述处理的芯片制作中间体的正面表面进行N缓冲层区(11)注入、掺杂与推进、退火处理； S72a :对经过上述处理的芯片制作中间体的正面表面进行P-基区(13)注入，再进行退火处理； S73a :对经过上述处理的芯片制作中间体的正面表面进行N+源极区(15)注入，再进行退火处理； S74a:对经过上述处理的芯片制作中间体的正面表面进行光刻和刻蚀处理，形成沟槽栅窗口 ； S75a :在经过上述处理的芯片制作中间体的正面表面生长一层栅氧化层(20)； S76a :对经过上述处理的芯片制作中间体的正面表面进行第二 N型载流子埋层(17)注入处理； S77a:对经过上述处理的芯片制作中间体的正面表面进行多晶硅沉积处理，在芯片制作中间体的表面沉积一层多晶娃; S78a:对经过上述处理的芯片制作中间体的多晶硅进行N型掺杂，形成多晶硅栅(30);S79a:对经过上述处理的芯片制作中间体进行硼硅玻璃处理，在芯片制作中间体的表面沉积一层硼硅玻璃层； S710a :对经过上述处理的芯片制作中间体的N+源极区(15)进行刻蚀，刻蚀穿透硼硅玻璃层与多晶硅栅(30)，形成P+欧姆接触区(14)注入窗口 ； S711a:对经过上述处理的芯片制作中间体进行P+欧姆接触区(14)注入，再进行退火处理； S712a :对经过上述处理的芯片制作中间体的P+欧姆接触区(40)上方的栅氧化层(20)进行刻蚀，形成发射极金属电极(41)接触窗口 ； S713a:对经过上述处理的芯片制作中间体的硼硅玻璃层进行选择性刻蚀，形成栅极金属电极(42)接触窗口 ； S714a :对经过上述处理的芯片制作中间体的正面表面进行正面金属电极沉积处理；S715a:对经过上述处理的芯片制作中间体的正面金属电极层进行刻蚀，将发射极金属电极(41)与栅极金属电极(42)间隔开来； S73b :对经过上述处理的芯片制作中间体翻转180度，并对芯片制作中间的正面表面体进行P+集电极区(12)注入、掺杂与推进、退火处理；S74b :在经过上述处理的芯片制作中间体的正面表面上制作集电极金属电极(40)。
7.根据权利要求I至6中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于在步骤SlO中选取两块相同的N型半导体衬底，所述N型半导体衬底采用包括Si半导体材料或SiC或GaN或金刚石在内的宽禁带半导体材料。
8.根据权利要求3至6中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于所述N型半导体衬底采用N型掺杂材料,掺杂浓度为8E12/cm3 5E14/cm3 ;所述多晶硅的掺杂浓度为5E19/cm3 lE20/cm3。
9.根据权利要求8所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述N型半导体衬底的材料厚度控制在60um 750um之间。
10.根据权利要求1_6、8、9中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法， 其特征在于在所述步骤S30中，对N型半导体衬底表面的包括氧化硅或氮氧化物在内的绝缘材料进行不少于两次的光刻与刻蚀处理，刻蚀采用各向异性的腐蚀方法或者等离子刻蚀方法，最终形成介质埋层(21)。
11.根据权利要求10所述的一种沟槽栅型IGBT芯片制作方法，其特征在于所述介质埋层(21)采用包括SiO2或氮氧化物在内的绝缘材料。
12.根据权利要求11所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述介质埋层(21)的厚度控制在O. Ium I. 5um之间。
13.根据权利要求3-6、8、9、11、12中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于所述介质埋层(21)与多晶硅栅(30)底部的栅氧化层(20)非接触。
14.根据权利要求13所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述介质埋层(21)与栅氧化层(20 )之间的间距控制在O. 2um Ium之间。
15.根据权利要求14所述的一种沟槽栅型IGBT芯片制作方法，其特征在于所述介质埋层(21)的厚度均匀设置。
16.根据权利要求3-6、8、9、11、12、14、15中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于按照与第一 N型载流子埋层(16)在芯片正面俯视方向上相同的形状对介质埋层(21)的形状进行设置。
17.根据权利要求16所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述介质埋层(21)在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
18.根据权利要求17所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述介质埋层(21)在单个元胞内设置为多个从芯片正面俯视方向上的形状为竖条或横条或圆形或任意多边形的图形的组合。
19.根据权利要求17所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述介质埋层(21)在单个元胞内的多个图形设置为一相同的图形的组合。
20.根据权利要求18或19所述的一种沟槽栅型IGBT芯片制作方法，其特征在于所述介质埋层(21)在单个元胞内的多个图形之间相互接触。
21.根据权利要求1_6、8、9、11、12、14、15、17-19中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于在所述介质埋层(21)的两个端部或其中任意一个端部设置向下的端头。
22.根据权利要求21所述的一种沟槽栅型IGBT芯片制作方法，其特征在于在所述介质埋层(21)的中部设置一个以上向下的端头。
23.根据权利要求22所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述介质埋层(21)两个端部的厚度设置为比中部的厚度厚O. 2um I. 5um。
24.根据权利要求22或23所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述介质埋层(21)的端头设置为相同或不相同的厚度。
25.根据权利要求22或23所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述介质埋层(21)的端头设置为相同或不相同的宽度。
26.根据权利要求22或23所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述介质埋层(21)的端头之间设置为相同或不相同的间距。
27.根据权利要求3-6、8、9、11、12、14、15、17-19、22、23中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于按照8E15/cm3 2E16/cm3的掺杂浓度对包括第一N型载流子埋层(16)和/或第二 N型载流子埋层(17)在内的N型载流子埋层进行掺杂。
28.根据权利要求27所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将包括第一 N型载流子埋层(16)和/或第二 N型载流子埋层(17)在内的N型载流子埋层的结深控制在O. 5um 2um之间。
29.根据权利要求28所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述第一N型载流子埋层(16)的宽度设置为与P-基区(13)相同的宽度。
30.根据权利要求29所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述第二N型载流子埋层(17)的宽度设置为与多晶硅栅(30)相同的宽度。
31.根据权利要求3-6、8、9、11、12、14、15、17-19、22、23、28-30中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述第一 N型载流子埋层(16)在芯片正面俯视方向上的形状设置为与P-基区(13)相同的形状。
32.根据权利要求31所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述第二 N型载流子埋层(17)在俯视图方向上的形状设置为与多晶硅栅(30)相同的形状。
33.根据权利要求31所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述第一N型载流子埋层(16)在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
34.根据权利要求31所述的一种沟槽栅型IGBT芯片制作方法，其特征在于将所述第二N型载流子埋层(17)在单个元胞范围内从芯片正面俯视方向上的形状设置为条形或方形或正六边形或圆形或三角形或任意多边形。
35.根据权利要求3-6、8、9、11、12、14、15、17-19、22、23、28-30、32-34中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于当所述沟槽栅型IGBT芯片包括两个以上的元胞时，对所述沟槽栅型IGBT芯片的所有元胞或部分元胞设置第一 N型载流子埋层(16)。
36.根据权利要求3-6、8、9、11、12、14、15、17-19、22、23、28-30、32-34中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于当所述沟槽栅型IGBT芯片包括两个以上的元胞时，对所述沟槽栅型IGBT芯片的所有元胞或部分元胞设置第二 N型载流子埋层(17)。
37.根据权利要求 3-6、8、9、11、12、14、15、17-19、22、23、28-30、32-34 中任一权利要求所述的一种沟槽栅型IGBT芯片制作方法，其特征在于当所述沟槽栅型IGBT芯片包括两个以上的元胞时，对所述沟槽栅型IGBT芯片的所有元胞或部分元胞设置介质埋层(21)。
全文摘要
本发明公开了一种沟槽栅型IGBT芯片制作方法，选取两块N型半导体衬底，将其中第一块进行氧化或沉积，在衬底的硅表面形成包括氧化硅或氮氧化物在内的绝缘材料；对衬底表面的绝缘材料进行光刻与刻蚀，形成介质埋层；对第二块N型半导体衬底进行光刻与刻蚀，形成与介质埋层凹凸面相吻合的图形；将介质埋层与图形进行凹凸面对接，在高温下将两块衬底键合成一块；根据耐压要求和加工余量，分别对两块衬底进行减薄处理，将介质埋层控制在设计深度，形成芯片制作中间体；完成沟槽栅型IGBT芯片的制作过程。本发明降低了芯片的导通压降，优化了与关断损耗的折中关系，实现了更低的功耗，从而提高了IGBT芯片的功率密度、工作结温和可靠性。
文档编号H01L21/331GK102945804SQ20121052070
公开日2013年2月27日 申请日期2012年12月7日 优先权日2012年12月7日
发明者刘国友, 覃荣震, 黄建伟 申请人:株洲南车时代电气股份有限公司