多层陶瓷电子元件的制作方法

本申请要求2012年3月13日提交韩国知识产权局的韩国专利申请No.10-2012-0025747的优先权，其公开的内容通过引用的方式包含于本申请中。
技术领域：
本发明涉及一种多层陶瓷电子元件，具体地，涉及一种具有良好的可靠性的多层陶瓷电子元件。
背景技术：
：在用于工业电子装置的电子元件中，例如翘曲（warpage）、裂缝等缺陷可能会导致该电子元件功能性不足，因此可靠性很重要。为了防止出现裂缝，引入了一种利用导电树脂层形成外电极的一部分的技术。然而，即使当外电极的一部分由导电树脂层形成，由于产品趋于具有更高的电容，所以覆盖层（coverlayer）需要更薄。当基板在将电子元件安装在该基板上之后发生翘曲，较薄的覆盖层可能导致电子元件中存在裂缝的可能性。在用于工业电子装置的电子元件领域中，产品可靠性相当重要，即使当由于基板翘曲而使电子元件破裂时，有必要防止裂缝消极地影响电子元件性能。相关技术文件（专利文件1）日本专利公开号2007-067239（专利文件2）日本专利公开号1996-107039技术实现要素：本发明的一个方面提供具有良好可靠性的多层陶瓷电子元件。根据本发明的一个方面，提供了一种多层陶瓷电子元件，该多层陶瓷电子元件包括：陶瓷主体，该陶瓷主体中具有层叠的内电极；和外电极，该外电极形成在陶瓷主体的沿长度方向的两端，其中每个外电极包括形成在所述陶瓷主体上的第一层和形成在该第一层上的第二层，所述第一层包括导电金属，所述第二层包括导电树脂，其中当Tc为陶瓷主体的覆盖层的厚度，Te为内电极的厚度，Td为相邻的内电极之间的距离，L1为在陶瓷主体的覆盖层与陶瓷主体沿长度方向的边缘部分相邻的区域中，从陶瓷主体沿长度方向的一端至陶瓷主体的上表面或下表面上形成的第一层的端部之间的长度，Lm为陶瓷主体的所述边缘部分的长度时，满足Tc≤70μm，并且L1<Lm+Tc×cot50°。该多层陶瓷电子元件可以为1005-尺寸或者更大。该导电金属可以包括从由金、银、钯、铜、镍及其合金组成的组中选择的至少一个。该导电树脂可以包括从由银环氧树脂（Ag-epoxyresin）、铜环氧树脂（Cu-epoxyresin）和银包覆铜树脂（Cu-coatedAgresin）组成的组中选择的至少一个。根据本发明的一个方面，提供一种多层陶瓷电子元件，该多层陶瓷电子元件包括：陶瓷主体，该陶瓷主体内具有交替地层叠的内电极；外电极，该外电极沿长度方向形成在陶瓷主体的两端，其中每个外电极包括形成在所述陶瓷主体上的第一层和形成在该第一层上的第二层，所述第一层包括导电金属，所述第二层包括导电树脂，其中当Tc为陶瓷主体的覆盖层的厚度，Te为内电极的厚度，Td为相邻的内电极之间的距离，L2为在陶瓷主体的覆盖层与内电极相邻的区域中，从陶瓷主体沿长度方向的一端至陶瓷主体的上表面或下表面上形成的所述第一层的端部之间的长度，Lm为陶瓷主体的边缘部分的长度时，满足Tc≤70μm，并且L2<Lm+(Tc+Te+Td)×cot50°。其中L1为在陶瓷主体的覆盖层与陶瓷主体沿长度方向的所述边缘部分相邻的区域中，从陶瓷主体沿长度方向的一端至陶瓷主体的上表面或下表面上形成的第一层的所述端部之间的长度，满足L1<Lm+Tc×cot50°。该多层陶瓷电子元件可以为1005-尺寸或者更大。该导电金属可以包括从由金、银、钯、铜、镍及其合金组成的组中选择的至少一个。该导电树脂可以包括从由银环氧树脂、铜环氧树脂和银包覆铜树脂组成的组中选择的至少一个。附图说明通过以下结合附图的详细描述，本发明的上述和其它方面、特征和其它优点将会得到更清楚地理解，其中：图1是根据本发明优选实施方式的多层陶瓷电子元件的透视图；和图2是沿图1的X-X’线的截面视图。具体实施方式现在结合附图对本发明的实施方式进行详细的描述。但是，本发明可以通过多种不同的形式实施，而不应当理解为受限于在此阐述的实施方式。而且，这些实施方式的提供能够使得公开更加彻底和完整，并且将本发明的范围充分地表达给本领域的技术人员。在附图中，为清楚起见，元件的形状和尺寸可能放大，并且相同的参考标记会始终用于表示相同或相似的元件。图1是根据本发明实施方式的多层陶瓷电子元件的透视图。图2是沿图1的X-X’线的截面视图。参考图1和图2，根据本发明的一个实施方式的多层陶瓷电子元件可包括陶瓷主体10，内电极30层叠在陶瓷主体10的内侧，并且外电极21和22形成在陶瓷主体10的外侧。陶瓷主体10可以具有平行六面体形状。术语“长度方向”、“宽度方向”和“厚度方向”可以分别通过图1中的“L方向”、“W方向”和“T方向”表示。这里，厚度方向可以指内电极层叠的方向。对于陶瓷主体10，该陶瓷主体10的长度大于其宽度，并且其厚度可等于其宽度。陶瓷主体10可以具有上表面S1、下表面S4、侧表面S3和S6、端表面（endsurface）S2和S5。陶瓷主体10可以包括具有高介电常数的介电材料，并且可以特别地包括但不限于钛酸钡（bariumtitanate）或钛酸锶（strontiumtitanate）。由于介电材料是电偶极，因此可以储存大量电荷。从上表面S1到陶瓷主体10内的最上方的内电极31a的区域可以用覆盖层C来表示。并且，从下表面S4到陶瓷主体10内的最下方的内电极32a的区域也可以用覆盖层C来表示。内电极30可以层叠并在陶瓷主体10的内部相互分开。相邻的内电极31和32可以沿相反的方向撤出，并且可以对该相邻的内电极施加具有相反极性的电流。内电极30可以包括但不限于由金、银、铜、镍、钯、铂及其合金构成的组合中的至少一个。只要能够使内电极30具有导电性，可以应用任何金属而没有特别的限制。金、银、钯、铂等为贵金属，因此相对昂贵，但是化学性能稳定。镍、铜等为基底金属（basemetal），因此相对便宜。但是，因为基底金属在烧结过程中很容易被氧化，就需要在烧结过程中使用还原性气氛。外电极可以沿陶瓷体10的长度方向（“L方向”）形成在陶瓷体10的两端，并且可以包括第一外电极21和第二外电极22。具有相反极性的电流可以施加到第一外电极21和第二外电极22上。第一外电极21可以包括第一层21a和第二层21b，第二外电极22可以包括第一层22a和第二层22b。第一层21a和22a可以形成在陶瓷主体10上，并且由金属形成。第一层21a和22a可以直接连接于内电极31和32。构成第一层21a和22a的金属与构成内电极31和32的金属可以在第一层21a和22a与内电极31和32的连接部分形成合金。因此，外电极21和22可以牢固地连接到内电极31和32。第一层21a和22a可以通过包括导电金属和玻璃料（glassfrit）的导电糊（conductivepaste）形成。这里，导电金属可以包括从由金、银、钯、铜、镍及其合金构成的组中选择的至少一个。但是，由于第一层21a和22a由金属或玻璃形成，第一层21a和22a容易受到外界冲击。由于金属和玻璃具有较低的刚性，外电极21和22可能由于外界冲击而从内电极31和32上脱离。第二层21b和22b可以分别在第一层21a和22a上形成，该第二层21b和22b可以包括导电树脂。导电树脂可以包括从由银环氧树脂（Ag-epoxyresin）、铜环氧树脂（Cu-epoxyresin）和银包覆铜树脂（Cu-coatedAgresin）构成的组中选择的至少一个。也就是说，导电树脂可以通过包括环氧树脂的糊以及从由银粉末、铜粉末和银包覆铜粉末（Cu-coatedAgpowder）构成的组中选择的至少一个来制备。银粉末或铜粉末可以使第二层21b和22b具有导电性。只要可以使第二层21b和22b具有导电性，可以应用任何材料而没有特别的限制。环氧树脂可以使第二层21b和22b具有弹性。环氧树脂可以吸收施加于第二层21b和22b上的外部冲击，并且因此可以提高第二层21b和22b的抗冲击性。第一外电极21可以包括第一镀层21c和第二镀层21d，第二外电极22可以包括第一镀层22c和第二镀层22d。第一镀层21c和22c以及第二镀层21d和22d可以形成为易于安装的（easeofmountability）。第一镀层21c和22c可以分别形成在第二层21b和22b上，第二镀层21d和22d可以分别形成在第一镀层21c和22c上。第一镀层21c和22c可以为镍镀层，第二镀层21d和22d可以为锡镀层。下面，主要介绍内电极与外电极相连的陶瓷主体的部分出现裂缝的情况。根据本发明的优选实施方式，即使当陶瓷主体的内电极和外电极的连接部分出现裂缝，产品性能可能不会因此而受到影响。在本发明的优选实施方式中，陶瓷主体10的每个覆盖层C可以具有小于或等于70μm的厚度Tc。利用扫描电子显微镜沿陶瓷主体10的长度方向和厚度方向对该陶瓷主体10的中央部分的横截面进行扫描，从该扫描获得的覆盖层C的图像上提取10个等距点，覆盖层C的厚度Tc可以为通过测量覆盖层C上的该10个等距点的厚度而获得的平均值，而后使测量厚度平均化。陶瓷主体10的中央部分可以相当于一个区域，该区域位于从陶瓷主体10的中央沿宽度方向（W方向）在两个方向上向外延伸的陶瓷主体10的总宽度的45%的范围之内。覆盖层的厚度Tc可以具有在上述范围内的稳定值。当Tc超过70μm时，由于覆盖层C相对较厚，因此不会发生翘曲和裂缝。由于多层陶瓷电子元件高度层叠，并且因此具有增强的电容，覆盖层的厚度Tc可减小到小于或等于70μm，这可能会导致翘曲和裂缝。本发明的实施方式被提供以解决当覆盖层的厚度Tc小于或等于70时出现裂缝以及由于裂缝而产生的缺陷的问题。在本发明中，可以满足L1<Lm+Tc×cot50°。也就是说，在陶瓷主体10的覆盖层C与陶瓷主体10沿长度方向的边缘部分相邻的区域中，从陶瓷主体10沿长度方向的某一端至陶瓷主体10的上表面S1或下表面S4上形成的每个第一层21a和22a的端部之间的长度为L1，该L1可以小于通过将至陶瓷主体10的覆盖层C的厚度Tc乘以cot50°再加上陶瓷主体的边缘部分的长度Lm所获得的值。这要考虑到最外层内电极之间的关系，即最上方和最下方的内电极31a和32a，以及裂缝。可通过在外电极内形成由导电树脂制成的第二层21b和22b来防止或减少裂缝的出现。如果L1≤Lm+Tc×cot50°，即使在出现裂缝的情况下也不会出现短路，因此不会影响产品的性能。这种失效安全模式（failsafemode）在需要可靠性的工业电子装置中特别需要。裂缝可能发生在由金属制成的外电极的第一层21a的端部。这是由于应力集中在第一层21a的末端，由于第一层21a由金属制成，所以第一层21a具有高硬度和低冲击吸收能力。裂缝可能从第一层的端部开始延伸至陶瓷主体10的内部，在具有第一层的内表面F2终止。图2显示出现裂缝的情况，不考虑裂缝出现的起始点，夸大了可能出现短路的情况。因此，裂缝出现起始点O1和O2不与第一层的末端对应。裂缝可能以几乎线性方式出现，并且可以相对于陶瓷主体10的上表面S1呈预定角度θ。裂缝相对于陶瓷主体10的上表面S1的角度可以通过裂缝角度来表明。这里，裂缝角度可以为大约50°。参考图2的裂缝Q1，裂缝Q1与最上方的内电极31a相交。由于施加到第一内电极31和第二内电极32的电流具有相反的极性，该第一内电极31和第二内电极32通过裂缝Q1连接，因此可能会出现短路。L1需要小于Lm+Tc×cot(50°)，所以即使在出现裂缝的情况下，裂缝不会与最上方的内电极31a交叉，因此不会出现短路。如果L1≥Lm+Tc×cot(50°)，裂缝Q1与最上方的内电极31a相交或穿透，并且与倒数第二个上方的内电极31b交叉，因此可能由于裂缝Q1出现短路。在本发明的另一个实施方式中，可以满足L2<Lm+(Tc+Te+Td)×cot50°。也就是说，在陶瓷主体10的覆盖层C与最上方的内电极31a或最下方的内电极32a相邻的区域中，从陶瓷主体10沿其长度方向的某一端至陶瓷主体10的上表面S1或下表面S4上形成的每个第一层21a和22a的端部之间的长度为L2，该L2可以小于通过将陶瓷主体10的覆盖层的厚度Tc、内电极的厚度Te和相邻内电极之间的距离Td求和后乘以cot50°，再加上陶瓷主体10的边缘部分的长度Lm而获得的值。这要考虑到倒数第二个上方的内电极31b和下方的内电极32b与裂缝Q2之间的关系。倒数第二个上方的内电极31b和下方的内电极32b可分别指的是与最上方的内电极31a和最下方的内电极32a相邻的内电极。由于将具有与施加到最上方的内电极31a和最下方的内电极32a的电流极性相反的电流施加到倒数第二个上方的内电极31b和倒数第二个下方的内电极32b上，在最上方的内电极31a和最下内电极32a分别通过裂缝与倒数第二个上方的内电极31b和倒数第二个下方的内电极32b连接的情况下可能出现短路。参考图2的裂缝Q2，裂缝Q2可以具有预定角度θ，通常为50°。如果L2大于Lm+(Tc+Te+Td)×cot50°，穿透最上方的内电极31a的裂缝Q2与倒数第二个上方的内电极31b相交或穿过，因此可能由于裂缝Q2而出现短路。L2需要小于Lm+(Tc+Te+Td)×cot50°，所以穿透最上方的内电极31a的裂缝Q2并不与倒数第二个上方的内电极31b相交，因此可能不会出现短路。陶瓷主体的覆盖层的厚度Tc、内电极的厚度Te和内电极之间的距离Td可以为平均值。它们都可以是通过测量在图像上的10个等距点上的值，并将测量值平均后获得的平均值，该图像为通过使用扫描电子显微镜沿长度方向和厚度方向对陶瓷主体的中央部分的横截面进行扫描而获得。陶瓷主体10的中央部分可以相当于一个区域，该区域位于从陶瓷主体10的中央沿宽度方向（W方向）往两个方向上向外延伸的陶瓷主体10的总宽度的45%的范围之内。陶瓷主体的覆盖层的厚度Tc、内电极的厚度Te和内电极之间的距离Td可具有上述范围之内的稳定值。在本实施方式中，多层陶瓷电子元件可以为1005-尺寸或者更大。1005-尺寸可定义为(1.0±0.15mm)×(0.5±0.05mm)。下面，参考发明例和对比例来对本发明进行详细描述。根据每个发明例的多层陶瓷电容的制造过程如下。将钛酸钡粉末、作为有机溶剂的酒精和作为粘合剂的聚乙烯醇缩丁醛（polyvinylbutyral）混合，然后进行球磨研磨，从而制备陶瓷浆料（ceramicslurry）。通过使用该陶瓷浆料制造陶瓷生片（ceramicgreensheet）。用于含镍内电极的导电糊印刷在陶瓷生片上，从而在陶瓷生片上形成内电极。将合成片层叠以制造生层叠片（greenlaminate），然后将该生层叠片在85℃下经受1000kgf/cm2压力的等静压成型（isostaticpreesing）。被压缩的生层叠片切割成生芯片（greenchips），然后该切割的生芯片经过脱脂过程，在该脱脂过程中，生芯片在大气压下的230℃温度中维持60小时。生片在950℃烧结，以产生烧结芯片（sinteredchip）。烧结过程在还原性气氛下进行，以防止内电极被氧化。还原性气氛设置为10-11～10-10个大气压（10-11～10-10atm），低于Ni/NiO均衡氧分压。通过使用包括铜粉末和玻璃粉末的第一糊（firstpaste），第一层形成在烧结芯片的外表面上。由导电树脂形成的第二层分别形成为通过使用第二糊来覆盖第一层。该包含环氧树脂（epoxy）、银（Ag）和固化剂的糊用作第二糊，然后第二层通过被加热而熟化。镍和锡板层通过电镀分别相继形成在每个第二层上。首先，为了研究是否由于覆盖层的厚度减小而产生裂缝，制造覆盖层的厚度变化的多层陶瓷电容样品。该样本安装在基板（substrate）上，然后在该基板上执行翘曲测试。在该测试之后，利用高分辨率显微镜来检查样品的横截面，以确认裂缝是否出现。在翘曲测试中，通过将样品安装在基板上并将重量施加到基板的安装有样品的后表面上5秒，能够确定样品是否有缺陷或者与电容的改变不对应。基板受压变形，组1的基板变形3mm，组2的基板变形2mm，用于确定翘曲强度的参考值设为初始电容值（capacitancevalue）的±10%的范围内。表1Tc（μm）Lm（μm）L1（μm）Lm+Tc×cot50°裂缝数量185801601510/100280801501470/100375801501420/1004708015013970/1005658015013475/1006608015013082/100参考表1，可以确定随着覆盖层的厚度减小到70μm或更小时裂缝出现。本发明的目的是解决裂缝随着覆盖层的厚度减小到70μm或更小时产生裂缝的问题。接下来，为了确定考虑到裂缝和最上方的内电极之间的关系时是否出现裂缝，Tc设置为65μm并且L1是变化的。翘曲测试结果如表2所示。具体地，将出现短路的样本逐个分离，然后观察横截面。接下来，选出在最上方的内电极的两端附近的陶瓷主体区域内出现短路的样本，然后测量平均值。表2参考表2，对比例1至对比例3中的L1分别为160μm，150μm和140μm，大于Lm+Tc×cot50°，因此出现短路。发明例1和发明例2中的L1分别为130μm和120μm，小于Lm+Tc×cot50°，因而没有出现短路。因此，可以确定地，当L1大于Lm+Tc×cot50°时出现短路，当L1小于Lm+Tc×cot50°时不出现短路。这是因为当裂缝交叉或穿过最上方的内电极并且因此最上方的内电极与倒数第二个上方的内电极通过裂缝连接时出现短路。然后，为了确定当考虑到裂缝和倒数第二个上方的内电极之间的关系时是否出现短路，Tc设置为65μm并且L2是变化的。翘曲测试的结果如表3所示。具体地，将出现短路的样本逐个分离，然后观察样本的横截面。而后，选出在倒数第二个上方的内电极的两端附近的陶瓷主体区域内出现裂缝的样本，测量该样本的平均值。表3参考表3，对比例4和对比例5中的L2分别为160μm和150μm，大于Lm+（Tc+Te+Td）×cot50°，因此出现短路。发明例3至发明例5中的L2分别为140μm、130μm和120μm，小于Lm+（Tc+Te+Td）×cot50°，因此没有出现短路。因此，可以确定地，当L2大于Lm+（Tc+Te+Td）×cot50°时出现短路，当L2小于Lm+（Tc+Te+Td）×cot50°时不出现短路。这是因为，当裂缝穿过最上方的内电极，然后与倒数第二个上方的内电极交叉或穿过时出现短路。如上所述，根据本发明的实施方式，可以通过引入导电树脂层来降低翘曲和裂缝的出现。此外，即使在出现翘曲和裂缝的情况下，可以通过防止裂缝穿过内电极来实现预定的电容值。因此，可以实现具有良好可靠性的多层陶瓷电子元件。本发明结合实施方式进行了展示和描述，显然，在不背离随附的权利要求所限定的本发明的范围和精神下，本领域技术人员可以进行修改和变化。当前第1页1 2 3