用于三维集成电路测试的装置制造方法
【专利摘要】一种三维集成电路测试装置，包括：探针卡，被配置为将三维集成电路中的待测器件与具有多个测试模块的自动测试设备板连接在一起，其中，探针卡包括三维集成电路的多个已知合格管芯、三维集成电路的多个互连件以及多个探针接触件，其中，探针接触件被配置为将探针卡与三维集成电路的待测器件的测试接触件连接在一起。
【专利说明】用于三维集成电路测试的装置
【技术领域】
[0001]本发明总的来说涉及半导体领域，更具体地，涉及用于三维集成电路测试的装置。【背景技术】
[0002]随着半导体技术的发展，三维集成电路作为一种有效的替代品出现以进一步减小半导体芯片的物理尺寸。在三维集成电路中，有源电路被制造在不同的晶圆上并使用取放技术将每个晶圆管芯堆叠在另一个晶圆管芯的顶部上。可通过使用集成电路的垂直堆叠来实现非常高的密度。而且，三维集成电路可实现较小的形状系数、较高的成本效益、增强的性能以及较低的功耗。
[0003]在三维集成电路的制造工艺中，通常在制造工艺的各个阶段通过各种能够测试探针卡来进行已知合格管芯(KGD)和已知合格堆叠(KGS)的测试。探针卡是用于进行电测试的一种测试结构。探针卡可连接在自动测试设备板和待测半导体管芯之间。探针卡通过多个探针接触件与半导体管芯接触。
【发明内容】
[0004]根据本发明的一个方面，提供了一种装置，包括:探针卡，被配置为将三维集成电路的待测器件与具有多个测试模块的自动测试设备板连接在一起，探针卡包括三维集成电路的多个已知合格管芯、三维集成电路的多个互连件以及多个探针接触件，探针接触件被配置为将探针卡与三维集成电路的待测器件的测试接触件连接在一起。
[0005]优选地，探针卡包括:测试衬底；以及印刷电路板，连接在测试衬底和自动测试设备板之间。
[0006]优选地，印刷电路板包括:加热器，通过调节加热器来控制测试衬底的温度；以及多个用于系统级测试的部件。
[0007]优选地，测试衬底包括:三维集成电路的多个已知合格管芯；以及三维集成电路的多个互连件。
[0008]优选地，印刷电路板包括:三维集成电路的多个已知合格管芯；以及三维集成电路的多个互连件。
[0009]优选地，多个已知合格管芯通过多个半导体管芯插槽安装在印刷电路板上。
[0010]优选地，多个已知合格管芯通过多个凸块安装在印刷电路板上。
[0011]优选地，多个已知合格管芯通过多个接合焊盘安装在印刷电路板上。
[0012]根据本发明的另一方面，提供了一种系统，包括:多个测试模块，位于自动测试设备板上；以及连接的探针卡。探针卡包括:三维集成电路的多个已知合格管芯；三维集成电路的多个互连件；连接至自动测试设备板的印刷电路板；测试衬底，包括第一组探针接触件，第一组探针接触件被配置为将探针卡与三维集成电路的第一待测器件的测试接触件连接在一起；和多个弹簧针，其中:弹簧针的第一端穿过测试衬底；并且弹簧针的第二端连接至印刷电路板。[0013]优选地，印刷电路板包括:三维集成电路的多个已知合格管芯；以及三维集成电路的多个互连件。
[0014]优选地，测试衬底包括:三维集成电路的多个已知合格管芯；以及三维集成电路的多个互连件。
[0015]优选地，第一组探针接触件的高度为第一尺寸；以及最高的已知合格管芯的高度为第二尺寸，第一尺寸大于第二尺寸。
[0016]优选地，第一组探针接触件被安装在伪半导体管芯上，并且伪半导体管芯的厚度与已知合格管芯的厚度近似相同。
[0017]优选地，该系统进一步包括:第二组探针接触件，第二组探针接触件被配置为将探针卡与三维集成电路的第二待测器件的测试接触件连接在一起，并且通过第一组探针接触件和第二组探针接触件对第一待测芯片和第二待测芯片同时进行测试。
[0018]根据本发明的又一方面，提供了 一种方法，包括:在探针卡上接合三维集成电路的多个已知合格管芯；在探针卡的测试衬底上形成多个探针接触件，探针接触件通过多个互连件连接至已知合格管芯，其中，互连件形成与三维集成电路相同的系统级连接；以及通过探针卡对晶圆的半导体管芯进行探测。
[0019]优选地，该方法进一步包括:在测试衬底上安装伪半导体管芯；以及在伪半导体管芯上形成多个探针接触件。
[0020]优选地，该方法进一步包括:在测试衬底上接合多个已知合格管芯；以及在测试衬底中嵌入多个互连件。
[0021]优选地，该方法进一步包括:在探针卡的印刷电路板上接合多个已知合格管芯；在印刷电路板中嵌入多个互连件；以及通过位于印刷电路板和测试衬底之间的多个弹簧针将探针接触件与互连件连接在一起。
[0022]优选地，该方法进一步包括:在印刷电路板上接合半导体管芯插槽；以及将已知合格管芯置于半导体管芯插槽中。
[0023]优选地，该方法进一步包括:通过回流工艺在印刷电路板上接合已知合格管芯。
【专利附图】
【附图说明】
[0024]为了更完整地理解本发明以及其优点，现在结合附图作为参考进行以下描述，其中:
[0025]图1A示出了根据本发明各个实施例的三维集成电路的立体图和截面图；
[0026]图1B示出了根据本发明各个实施例的三维集成电路测试装置的简化框图；
[0027]图1C示出了根据本发明各个实施例的三维集成电路的测试流程；
[0028]图2示出了根据本发明各个实施例的三维集成电路测试装置的截面图；
[0029]图3详细示出了根据本发明各个实施例的测试衬底和测试芯片的截面图；
[0030]图4示出了根据本发明各个实施例的另一个三维集成电路测试装置的截面图；
[0031]图5示出了根据本发明各个实施例的测试头的立体图和截面图；
[0032]图6示出了根据本发明各个实施例的另一个测试头的立体图和截面图；
[0033]图7示出了根据本发明各个实施例的又一个测试头的立体图和截面图；
[0034]图8示出了根据本发明各个实施例示出又一个测试头的立体图和截面图；[0035]图9示出了根据本发明各个实施例的又一个测试头的立体图；
[0036]图10示出了根据本发明各个实施例的又一个测试头的立体图；
[0037]图11示出了根据本发明各个实施例的又一个测试头的立体图；
[0038]图12示出了根据本发明各个实施例的又一个测试头的立体图；以及
[0039]图13示出了根据本发明各个实施例的又一个测试头的立体图。
[0040]除非另有说明，否则不同附图中对应的数字和符号通常表示对应的元件。绘制附图是为了清楚地示出各个实施例的相关方面，但不一定按比例绘制。
【具体实施方式】
[0041]以下详细讨论本实施例的制造和使用。然而，应该理解，本发明提出了许多可以在各种具体环境中具体化的可应用发明概念。所讨论的具体实施例仅仅是本发明的制造和使用的具体方式的说明，而不限制本发明的范围。
[0042]本发明将参照具体环境的实施例进行描述，即一种用于包括中介片和堆叠在中介片上的多个半导体管芯的三维集成电路的测试解决方案。然而，本发明的实施例也可用于各种三维集成电路。在下文中，将参考附图对各个实施例进行详细解释。
[0043]图1A示出了根据本发明各个实施例的三维集成电路的立体图和截面图。如立体图所示，三维集成电路可包括通过多个凸块(在截面图中示出)接合在中介片101上的五个半导体管芯A、B、C、D和E。
[0044]在一些实施例中，半导体管芯A、B、C、D和E是存储器电路、处理器、逻辑电路等。半导体管芯A、B、C、D和E可通过嵌入中介片101的各种互连件(未示出)彼此连接在一起。
[0045]应该注意，虽然图1A示出了五个半导体管芯A、B、C、D和E，但是中介片101可容纳任意数量的半导体管芯。进一步应该注意，中介片101上的半导体管芯的配置仅仅是一个实例。本领域的技术人员应理解，根据不同的应用和设计，中介片101上的半导体管芯可有多种配置。例如，每个半导体管芯(例如，半导体管芯D)都可被多个堆叠在一起的半导体管芯替代。
[0046]图1B示出了根据本发明各个实施例的三维集成电路测试装置的简化框图。返回参照图1A，为了提高三维集成电路的产量，在将每个半导体管芯堆叠在中介片101上之前都可对其进行已知合格管芯(KGD)和已知合格堆叠(KGS)测试。
[0047]在一些实施例中，半导体管芯A、B、C和D是已知合格管芯。换言之，它们已通过了各种器件和系统级测试。半导体管芯E是待测器件(DUT)。
[0048]在一些实施例中，半导体管芯E形成在晶圆100中。在切割工艺和后续的堆叠工艺之前，对半导体管芯E进行三维集成电路测试工艺以验证系统级特性。为了测试半导体管芯E的系统级性能，半导体管芯A、B、C和D被安装在探针卡124的测试衬底上(未示出但是在图2中示出)。具体地，测试衬底可包括与图1A所示中介片101相同的互连件。当半导体管芯E工作在测试模式时，三维集成电路测试装置120通过诸如探测接触件(未示出)的多个测试通道连接至半导体管芯E。
[0049]探针卡124也通过多个接触件连接至自动测试设备板(ATE) 122。在ATE122中，多个测试模块(未示出)用于对半导体管芯E进行不同的测试。
[0050]图1C示出了根据本发明各个实施例的三维集成电路的测试流程。三维集成电路器件(未示出)可包括接合在中介片上的多个半导体管芯。在传统的测试解决方案中，多个半导体管芯接合在中介片上以形成三维集成电路。随后通过测试设备来探测三维集成电路以测试各种系统级特性。如果三维集成电路没有通过测试，则多个半导体管芯可能因返工成本高而被丢弃。
[0051]图1C的测试流程示出了一体化测试解决方案来筛选出有缺陷的管芯以降低系统级缺陷。如图1C所示，可在硅工艺102中制造多个半导体管芯。在步骤106中，可对多个半导体管芯进行KGD测试。在半导体管芯通过KGD测试后，这些半导体管芯被称为为已知合格管芯。已知合格管芯被安装在测试衬底上。
[0052]可在步骤104所示的制造工艺的晶圆中制造待测器件。在堆叠工艺之前，通过测试衬底探测待测器件来对其进行一体化测试工艺。以下将参照图2至图13描述一体化测试工艺的测试装置的详细结构。
[0053]一旦三维集成电路的所有半导体管芯都通过上述测试，则在步骤110中，根据不同的设计和应用，半导体管芯堆叠在一起或堆叠在中介片上。随后，在步骤112中，可进行切割工艺以形成多个单独的芯片封装。在步骤114中，封装检查可应用于单独的芯片封装。
[0054]图1C所示测试流程的一个有利特征是在堆叠工艺之前对半导体管芯进行测试。这样，可降低系统级缺陷率。降低的系统级缺陷率可有助于缩短测试周期并提高测试质量。因此，可降低三维集成电路的制造成本。
[0055]图2示出了根据本发明各个实施例的三维集成电路测试装置的立体图。三维集成电路测试装置200包括置于探测器夹具202上的器件晶圆、探测卡201和自动测试设备板260。三维集成电路测试装置200可用于对器件晶圆进行KGD和KGS测试。
[0056]如图2所示，器件晶圆可包括多个彼此相同的测试芯片(例如，测试芯片214)。可选地，测试芯片中的一些芯片可不同于其他测试芯片。为了简化，图2示出了探测器夹具202上的三个测试芯片212、214和216。
[0057]如图2所示，测试焊盘218形成在测试芯片212、214和216的顶面上。根据一些实施例，测试焊盘218是微凸块。在可选实施例中，测试焊盘218是任何适合的连接件，诸如焊球、铜凸块、金属焊盘等。
[0058]探针卡201包括衬底232和印刷电路板250。为了验证测试芯片212、214和216的系统级特性，三维集成电路中的已知合格管芯(例如，已知合格管芯222和226)可被安装在衬底232的第一侧。此外，三维集成电路的多个互连件(未示出)形成在衬底232中。应该注意，衬底232的第一侧通常可被认为是探针卡的正面。
[0059]此外，衬底232可包括伪管芯224。如图2所示，可在伪管芯224的上方形成多个探针接触件228。探针卡201的探针接触件228可具有与测试焊盘218中的至少一些焊盘以及可能全部焊盘成镜像的图案。因此，当探针卡201与诸如测试芯片214的测试芯片接触时，探针接触件228与测试焊盘218接触。探针接触件228的数目可与测试焊盘218的数目相等。因此，在探测期间，探针接触件228中的每一个都与一个测试焊盘218接触。探针接触件228可以是微凸块、金属焊盘、凸块下金属化层(UBM)或者任意其他适合的半导体接触件的形式。
[0060]如图2所示，衬底232可包括除测试芯片之外的三维集成电路中的每个半导体管芯和互连件。这样，通过探针接触件228来探测测试芯片，测试芯片的特性可在系统级下进行测试而不需要将测试芯片接合在衬底232上。
[0061]如图2所示，在衬底232和印刷电路板250之间可具有弹簧界面。多个弹簧针242被安装在衬底232的第二侧。弹簧针242可包括可调节和可伸展的探针，对其加压时可轻微缩回，在没有外力施加时探针还可复位。如图2所示，弹簧针242的一端可接触印刷电路板250的连接件252。而且，弹簧针242的另一端可穿透衬底232并接触形成在衬底232第一侧上的金属焊盘。形成在衬底232的第一侧上的金属焊盘可连接至探针接触件228。总之，弹簧针242可用作印刷电路板250和衬底232之间的可靠连接。
[0062]在一些实施例中，印刷电路板250包括各种测试模块256,它们用于进行各种电特性测试,诸如阻抗、电容、漏电流、频率、耐温性、应力等。此外，印刷电路板250可包括加热器258，其用于控制探针卡201的温度。此外，印刷电路板250可包括诸如处理器等的各种系统级测试模块。可选地，印刷电路板250可包括各种射频(RF)连接件，诸如通用串行总线(USB )、应变仪放大器(SGA )等。
[0063]ATE260可用于进行测试芯片的电特性测试。各种测试模块262可用于进行各种电特性测试，诸如阻抗、电容、漏电流、频率、耐温性、应力等。在诸如测试芯片214的测试芯片的探测期间，测试芯片214通过测试焊盘218连接至探针接触件228。探针接触件228接合在衬底232上。衬底232也可被固定至印刷电路板250，其中，弹簧针242提供从探针接触件228至印刷电路板250的电连接。印刷电路板250还通过形成在ATE260上的多个焊盘264来提供从弹簧针242至ATE260的多个电连接件252。
[0064]图3详细示出了根据本发明各个实施例的测试衬底和测试芯片的截面图。如图3所示，已知合格管芯222和226被安装在衬底232上。探针接触件228可安装在伪管芯224上，伪管芯224被安装在衬底232上并通过嵌入衬底232的各种互连件(未示出)进一步连接至已知合格管芯。图3还示出弹簧针242可通过包括微凸块、导电互连件、通孔等的适合互连件来连接至探针接触件228。
[0065]图4示出了根据本发明各个实施例的另一个三维集成电路测试装置的截面图。除了已知合格管芯222和226被安装在印刷电路板250上而不是被安装在衬底232上，图4的结构与图2所示的结构类似。应该注意，已知合格管芯接合在其上的一侧也被认为是探针卡的背面。
[0066]根据一些实施例，已知合格管芯222和226可具有多个凸块，并通过回流工艺接合在印刷电路板250上。在可选实施例中，已知合格管芯222和226可通过多个接合焊盘接合在印刷电路板250上。此外，各种封装载体(未示出)可用于容纳已知合格管芯222和226。在一些实施例中，封装载体可以是半导体管芯插槽，它们被安装在印刷电路板250上。已知合格管芯222和226设置在半导体管芯插槽中。
[0067]应该注意，图4所示的印刷电路板250可进一步包括位于已知合格管芯222、226以及测试芯片之间的系统级连接。通过系统级连接，可验证测试芯片的系统级特性。
[0068]图5示出了根据本发明各个实施例的测试头的立体图和截面图。返回参照图2和图4，探针卡的测试衬底部分可选地被称为探针卡的测试头。
[0069]测试头包括测试衬底502和接合在测试衬底502上的各个已知合格管芯。如图5所示，已知合格管芯A、B、C和D通过已知合格管芯和测试衬底502之间的微凸块安装在测试衬底502上。虚线框E表示用于KGS测试的测试接口。可在虚线框E区域的上方形成多个探针接触件(未示出但在图8中示出)。如截面图所示，探针接触件和已知合格管芯通过形成在测试衬底502中的各个互连件彼此连接。
[0070]图6示出了根据本发明各个实施例的另一个测试头的立体图和截面图。除了可在测试衬底502的上方形成两个测试接口，图6所示的测试头结构与图5所示的结构类似。第二个测试接口(虚线框A)具有与第一个测试接口(虚线框E)相同的结构，因此为避免重复不再进行讨论。
[0071]图7示出了根据本发明各个实施例的又一个测试头的立体图和截面图。探针接触件通过伪管芯E安装在测试衬底502上。探针接触件可具有各种形状。如图7所示，探针接触件702可具有梯形形状。探针接触件704可具有针形形状。探针接触件706可以是柱形凸块。本领域的技术人员将意识到上述探针接触件的形状仅仅是实例而不旨在限制当前实施例。可以可选地使用诸如非接触探针接触件、混合探针接触件等的其他探针接触件形状或结构。
[0072]图7所示的截面图示出了探针接触件的高度可大于测试衬底502上已知合格管芯的高度。在一些实施例中，探针接触件和伪管芯E的总高度约为ΙΟΟμπι。最高的已知合格管芯(例如，截面图所示的已知合格管芯B)的高度在约50 μ m至约IOOym范围内。
[0073]图8示出了根据本发明各个实施例的又一个测试头的立体图和截面图。除了探针接触件802、804和806可直接安装在测试衬底502上，图8所示的测试头结构与图7所示的测试头结构类似。为了保持探针接触件的高度大于最高的已知合格管芯的高度的关系，可相应地使用较高的探针接触件。
[0074]图9示出了根据本发明各个实施例的又一个测试头的立体图。除了一些已知合格管芯可堆叠在一起，图9所示的测试头结构与图8所示的测试头结构类似。例如，已知合格管芯D可包括两个堆叠在一起的半导体管芯。图9中探针接触件的选择与图8中探针接触件的选择类似，因此为避免重复本文不再进行讨论。
[0075]图10示出了根据本发明各个实施例的又一个测试头的立体图。除了探针接触件被安装在伪管芯上，图10所示的测试头结构与图9所示的测试头结构类似。由于使用伪管芯，因此可使用相对短的探针接触件。
[0076]图11示出了根据本发明各个实施例的又一个测试头的立体图。除了探针接触件被安装在具有两个堆叠在一起的伪管芯的结构上，图11所示的测试头结构与图10所示的测试头结构类似。图11中探针接触件的选择与图10中探针接触件的选择类似，因此为避免重复本文不再进行讨论。
[0077]图12示出了根据本发明各个实施例的又一个测试头的立体图。除了可并行探测多个测试芯片，图12所示的测试头结构与图8所示的测试头结构类似。与图8所示的结构相比，探针接触件被安装在测试衬底502的两个不同的位置上。第一组探针接触件可具有与第一测试芯片的测试焊盘成镜像的图案。第二组探针接触件可具有与第二测试芯片的测试焊盘成镜像的图案。这样，可同时测试第一测试芯片和第二测试芯片。
[0078]图12所示测试头的一个有利特征是可通过同时探测多个测试芯片来提高探测效率。提高的探测效率有助于进一步减少三维集成电路的测试周期。
[0079]图13示出了根据本发明各个实施例的又一个测试头的立体图。图13所示的测试头结构可包括两个测试衬底。每个测试衬底都具有与图7所示结构类似的结构。通过使用图13所示的两个测试衬底，在探测工艺期间可并行测试两个测试芯片。
[0080]图13所示测试头的一个有利特征是提高了探测效率。提高的探测效率有助于进一步减少三维集成电路的测试周期。
[0081]虽然已详细描述了本发明的实施例及其优点，但是应该理解，可以进行各种改变、替换和变更而不背离所附权利要求限定的实施例的精神和范围。
[0082]根据一个实施例，一种装置包括:探针卡，被配置为将三维集成电路的待测器件与具有多个测试模块的自动测试设备板连接在一起，其中，探针卡包括三维集成电路的多个已知合格管芯、三维集成电路的多个互连件以及多个探针接触件，探针接触件被配置为将探针卡与三维集成电路的待测器件的测试接触件连接在一起。
[0083]根据另一个实施例，一种系统包括位于自动测试设备板上的多个测试模块以及连接的探针卡。探针卡包括三维集成电路的多个已知合格管芯、三维集成电路的多个互连件、连接至自动测试设备板的印刷电路板、测试衬底和多个弹簧针，其中测试衬底包括第一组探针接触件，第一组探针接触件被配置为将探针卡与三维集成电路的第一待测器件的测试接触件连接在一起，弹簧针的第一端穿过测试衬底，并且弹簧针的第二端连接至印刷电路板。
[0084]根据又一个实施例，一种方法包括:在探针卡上接合三维集成电路的多个已知合格管芯；在探针卡的测试衬底上形成多个探针接触件，其中，探针接触件通过多个互连件连接至已知合格管芯，互连件形成与三维集成电路相同的系统级连接；以及通过探针卡对晶圆的半导体管芯进行探测。
[0085]此外，本申请的范围不旨在限于说明书中描述的工艺、机器装置、制造、物质组成、工具、方法和步骤的具体实施例。根据本发明本领域技术人员很容易理解，根据本发明可使用与本文描述的对应实施例执行基本相同功能或实现基本相同结果的目前现有或即将开发的工艺、机器装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在包括这种工艺、机器装置、制造、物质组成、工具、方法或步骤的范围内。
【权利要求】
1.一种装置，包括: 探针卡，被配置为将三维集成电路的待测器件与具有多个测试模块的自动测试设备板连接在一起，所述探针卡包括: 所述三维集成电路的多个已知合格管芯； 所述三维集成电路的多个互连件；以及 多个探针接触件，探针接触件被配置为将所述探针卡与所述三维集成电路的所述待测器件的测试接触件连接在一起。
2.根据权利要求1所述的装置，其中，所述探针卡包括: 测试衬底；以及 印刷电路板，连接在所述测试衬底和所述自动测试设备板之间。
3.根据权利要求2所述的装置，其中，所述印刷电路板包括: 加热器，通过调节所述加热器来控制所述测试衬底的温度；以及 多个用于系统级测试的部件。
4.根据权利要求2所述的装置，其中，所述测试衬底包括: 所述三维集成电路的所述多个已知合格管芯；以及 所述三维集成电路的所述多个互连件。
5.根据权利要求2所述的装置，其`中，所述印刷电路板包括: 所述三维集成电路的所述多个已知合格管芯；以及 所述三维集成电路的所述多个互连件。
6.根据权利要求5所述的装置，其中: 所述多个已知合格管芯通过多个半导体管芯插槽安装在所述印刷电路板上。
7.根据权利要求5所述的装置，其中: 所述多个已知合格管芯通过多个凸块安装在所述印刷电路板上。
8.根据权利要求5所述的装置，其中: 所述多个已知合格管芯通过多个接合焊盘安装在所述印刷电路板上。
9.一种系统,包括: 多个测试模块，位于自动测试设备板上；以及 连接的探针卡，包括: 三维集成电路的多个已知合格管芯； 所述三维集成电路的多个互连件； 连接至所述自动测试设备板的印刷电路板； 测试衬底，包括第一组探针接触件，所述第一组探针接触件被配置为将所述探针卡与所述三维集成电路的第一待测器件的测试接触件连接在一起；和多个弹簧针，其中: 弹簧针的第一端穿过所述测试衬底；并且 弹簧针的第二端连接至所述印刷电路板。
10.一种方法，包括: 在探针卡上接合三维集成电路的多个已知合格管芯； 在所述探针卡的测试衬底上形成多个探针接触件，所述探针接触件通过多个互连件连接至所述已知合格管芯，其中，所述互连件形成与所述三维集成电路相同的系统级连接；以及 通过所述探针卡对晶圆的 半导体管芯进行探测。
【文档编号】H01L21/66GK103887193SQ201310164911
【公开日】2014年6月25日 申请日期:2013年5月7日 优先权日:2012年12月21日
【发明者】王敏哲, 彭经能, 林鸿志, 陈颢, 黃重翰, 袁忠盛, 陈卿芳, 谢文雯, 钟孟霖 申请人:台湾积体电路制造股份有限公司