半导体器件的制作方法

发明构思的实施方式涉及半导体器件和采用其的电子系统。

背景技术：

当半导体器件的集成度已经增大时，诸如具有鳍形场效应晶体管(finFET)结构的晶体管的分立器件已经被用于半导体器件的集成电路中。随着在半导体器件中增大集成度的趋势，当具有finFET结构的晶体管之间的距离变得更小时会发生预料不到的问题。

技术实现要素：

根据发明构思的实施方式，一种半导体器件包括：第一有源区和第二有源区，其设置在半导体基板中并具有彼此面对的侧表面；设置在第一有源区和第二有源区之间的隔离图案；设置在第一有源区和第二有源区之间的半导体延伸层；设置在第一有源区上的第一源/漏极半导体层；和设置在第二有源区上的第二源/漏极半导体层。与靠近隔离图案相比，第一有源区和第二有源区的面对的侧表面更靠近半导体延伸层。

根据发明构思的实施方式，一种半导体器件包括：设置在半导体基板上的场绝缘层；第一有源区和第二有源区，其设置在半导体基板中并穿过场绝缘层；设置在第一有源区和第二有源区之间并且延伸到场绝缘层中的隔离图案；设置在第一有源区和第二有源区之间的半导体延伸层；设置在第一有源区上的第一源/漏极半导体层；和设置在第二有源区上的第二源/漏极半导体层。在场绝缘层中的隔离图案的宽度大于在第一有源区和第二有源区之间的隔离图案的宽度。

根据发明构思的实施方式，一种半导体器件包括：第一有源区和第二有源区，其设置在半导体基板中并且具有在第一方向上延伸的线形；设置在第一有源区上的第一栅极图案；设置在第二有源区上的第二栅极图案；设置在第一栅极图案和第二栅极图案之间的虚设栅极图案；设置在第一有源区和第 二有源区之间的隔离图案；和设置在第一有源区和隔离图案之间的半导体延伸层。

根据发明构思的实施方式，一种半导体器件包括：设置在半导体基板上的场绝缘层；第一有源区和第二有源区，其穿过场绝缘层并且从场绝缘层的上部突出；设置在第一有源区和第二有源区之间的场沟槽区域；设置在场沟槽区域中的半导体延伸层；和设置在半导体延伸层上的隔离图案。

注意到，关于一个实施方式描述的方面可以被并入不同的实施方式中，虽然没有与其相关的具体描述。即，全部实施方式和/或任意实施方式的特征可以以任何方式和/或组合方式被组合。此外，对于本领域普通技术人员而言，当查看以下的附图和详细说明时，根据发明主题的实施方式的其他方法、系统、制品和/或器件将会是或者变得明显。意图是，所有这样的附加系统、方法、制品和/或器件被包括在此说明内，在本发明主题的范围之内，并且受到权利要求书保护。进一步意图是，在此公开的全部实施方式可以分别地实现或以任何方式和/或组合方式被组合。

其他实施方式的细节被包括在详细的解释和附图中。

附图说明

发明构思的上述及其他特征和优点将通过附图中示出的发明构思实施方式的更详细描述而变得明显，其中在不同的视图中相同的参考符号始终指的是相同的部件。附图不必按比例，而是重点在于示出发明构思的原理。附图中：

图1、2、3A和3B是示出根据发明构思的实施方式的半导体器件的平面图；

图4A、4B和4C是示出根据发明构思的实施方式的半导体器件的截面图；

图5A、5B和5C是示出根据发明构思的实施方式的半导体器件的截面图；

图6、7A和7B是示出根据发明构思的实施方式的半导体器件的平面图；

图8A、8B和8C是示出根据发明构思的实施方式的半导体器件的截面图；

图9、11、13、16、18和21是示出根据发明构思的实施方式的半导体 器件的形成方法的示例的平面图；

图10A、10B、12A、12B、14A、14B、15A、15B、17A、17B、19A、19B、20A、20B、22A、22B、23A和23B是示出根据发明构思的实施方式的半导体器件的形成方法的示例的截面图；

图24A至27B是示出根据发明构思的实施方式的半导体器件的形成方法的示例的截面图；

图28A至30C是示出根据发明构思的实施方式的半导体器件的形成方法的示例的截面图；

图31A是示出根据发明构思的实施方式的半导体模块的概念视图；和

图31B和31C是示出根据发明构思的实施方式的电子系统的概念框图。

具体实施方式

发明构思可以以各种不同的形式实现，并且应该理解为不受在此阐述的实施方式的限制，而是仅由权利要求限定。然而，提供这些发明构思使得此公开彻底和完整，并将向本领域技术人员充分传达发明构思。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。通篇说明书中相同的参考符号指示相同的部件。

在此参考理想化的实施方式的作为示意图的截面图、平面图和/或框图来描述实施方式。这样，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，实施方式不应解释为限于这里所示出的区域的具体形状，而可以解释为包括由于例如制造引起的形状的偏差。因此，在附图中示出的区域本质上是示意的，它们的形状不旨在限制发明构思而是仅仅示出器件的区域的特征形式。

为了清楚，在附图中层和区域的厚度可以被夸大。此外，将理解的是当层被称为在另一个层或基板“上”时，该层可以直接形成在另一个层或基板上，或者可以在其间存在居间层。

术语诸如“顶”、“底”、“上”、“下”、“上方”、“下方”等在此用于描述元件或特征的相对位置。例如，为了方便，当图的上部被称为“顶”和图的下部被称为“底”时，实际上，“顶”也可以被称为“底”而“底”也可以是“顶”，而没有脱离发明构思的教导。

此外，在此公开中，方向性术语诸如“上”、“中间”、“下”等可以在此 用于描述一个元件或特征与另一个元件或特征的关系，发明构思不应该受到这些术语的限制。因此，这些术语诸如“上”、“中间”、“下”等可以被其他的术语诸如“第一”、“第二”、“第三”等替代以描述元件和特征。

可以理解虽然术语“第一”、“第二”等可以用于此来描述各种元件，但这些元件应不受这些术语限制。这些术语只用于区分一个元件与另一元件。因此，第一元件可以被称为第二元件，而不背离本发明构思的教导。

在此使用以描述本发明的实施方式的术语不旨在限制发明构思的范围。

如这里所用，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地指示另外的意思。可以进一步理解当在此使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或更多其他特征、整体、步骤、操作、元件、部件和/或其组。

除非另有界定，这里使用的所有术语(包括技术术语和科学术语)具有本发明构思属于的领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些在共同使用的字典中定义的术语应解释为一种与在相关技术和本说明书的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度形式化的意义，除非在这里明确地如此界定。

如同本发明实体理解的，根据此处描述的不同实施方式的装置和形成装置的方法可以被包含在诸如集成电路的微电子装置中，其中根据此处描述的不同实施方式的多个装置被集成在同一微电子装置中。因此，此处示出的截面图可以在微电子装置中的两个不同方向(其不需要垂直)上重复。因而，包含根据此处描述的不同实施方式的器件的微电子装置的平面图可以包括基于微电子装置的功能而成阵列和/或二维图案的多个器件。

根据此处描述的不同实施方式的装置可以根据微电子装置的功能性而插置于其它装置之间。此外，根据此处描述的不同实施方式的微电子装置可以在可以正交于所述两个不同方向的第三方向上重复，以提供三维集成电路。

因此，此处示出的截面图提供对于根据此处描述的不同实施方式的沿着平面图中的两个不同方向和/或透视图中的三个不同方向延伸的多个器件的支持。例如，当在器件/结构的截面图中示出单一有源区时，该器件/结构可以包括多个有源区以及在其上的晶体管结构(或存储单元结构、栅结构等等， 根据情况而定)，如将通过器件/结构的平面图示出的。

图1、2、3A和3B是示出根据发明构思的实施方式的半导体器件的平面图。在图1、2、3A和3B中，图1是示出根据发明构思的实施方式的半导体器件的概念平面图，图2是示出图1的一些部件的平面图，图3A是示出图1的部分“A”中的一些部件的平面图，图3B是示出图1的部分“A”中的其他部件的平面图。

图4A、4B和4C是示出根据发明构思的实施方式的半导体器件的截面图。在图4A、4B和4C中，图4A是沿图1的线I-I’获得的截面图，图4B是沿图1的线II-II’和III-III’获得的截面图，图4C是沿图1的线IV-IV’获得的截面图。

图5A、5B和5C是示出根据发明构思的实施方式的半导体器件的截面图。在图5A、5B和5C中，图5A是沿图1的线I-I’获得的截面图，图5B是沿图1的线II-II’和III-III’获得的截面图，图5C是沿图1的线IV-IV’获得的截面图。

首先，将参考图1、2、3A、3B、4A、4B和4C描述根据发明构思的实施方式的半导体器件1。

参考图1、2、3A、3B、4A、4B和4C，场绝缘层9可以设置在半导体基板3上。半导体基板3可以是由半导体材料诸如硅等形成的基板。场绝缘层9可以是沟槽隔离区，其可以利用沟槽隔离工艺形成。场绝缘层9可以包括深部分5a和浅部分7a。场绝缘层9可以由氧化物基绝缘材料形成。

在实施方式中，术语“深”和“浅”表示相对深度，但是术语不旨在限制发明构思的范围。

多个有源区14a、14b、16a、16b、16c和18可以设置在半导体基板3中。多个有源区14a、14b、16a、16b、16c和18可以包括由场绝缘层9的深部分5a限定的第一下部有源区14a和第二下部有源区14b。场绝缘层9的浅部分7a可以设置在第一和第二下部有源区14a和14b上。多个有源区14a、14b、16a、16b、16c和18可以包括由场绝缘层9的浅部分7a限定的第一至第四有源区16a、16b、16c和18。第一至第四有源区16a、16b、16c和18可以穿过场绝缘层9的浅部分7a并且从场绝缘层9的上部突出。

第一至第三有源区16a、16b和16c可以设置在第一下部有源区14a上。第四有源区18可以设置在第二下部有源区14b上。

第一下部有源区14a和第一至第三有源区16a、16b和16c可以设置在第一阱区well_1中，第二下部有源区14b和第四有源区18可以设置在第二阱区well_2中。第一阱区well_1可具有与第二阱区well_2不同的导电类型。

第一至第四有源区16a、16b、16c和18可具有在第一方向X上延伸的线形。第一有源区16a和第二有源区16b之间的距离可以小于第二有源区16b和第三有源区16c之间的距离。第一有源区16a可以设置为面对第二有源区16b。第一有源区16a和第二有源区16b可具有在相同方向X上延伸的线形以及彼此面对的侧表面S1和S2。第一有源区16a可具有第一侧表面S1，第二有源区16b可具有面对第一有源区16a的第一侧表面S1的第二侧表面S2。

第一隔离图案33可以设置在第一有源区16a和第二有源区16b之间的第一场沟槽区域23中。第一隔离图案33可以设置在第一有源区16a的第一侧表面S1和第二有源区16b的第二侧表面S2之间。

第一隔离图案33可以设置在第一有源区16a和第二有源区16b之间并且可以延伸到场绝缘层9的浅部分7a中。在平面图中，第一隔离图案33在场绝缘层9中的宽度可以大于其在第一有源区16a和第二有源区16b之间的宽度。

第二隔离图案35可以设置在第二有源区16b和第三有源区16c之间的第二场沟槽区域25中。第一和第二场沟槽区域23和25的底部的水平可以高于场绝缘层9的浅部分7a的底部的水平。

第一和第二隔离图案33和35可以设置在比第一至第三有源区16a、16b和16c的上表面低的水平。第一和第二隔离图案33和35可以与第一至第三有源区16a、16b和16c间隔开。第一和第二隔离图案33和35可以由绝缘材料(例如，氧化物基绝缘材料和/或氮化物基绝缘材料)形成。

第一至第三有源区16a、16b和16c可具有在第一方向X上延伸的线形，第一和第二隔离图案33和35可具有在垂直于第一方向X的第二方向Y上的伸长的形状。

由于第一场沟槽区域23的底部的水平可以高于场绝缘层9的浅部分7a的底部的水平，所以场绝缘层9的浅部分7a的一部分可以设置在第一隔离图案33和第一下部有源区14a之间，如图4C所示。

第一半导体延伸层27可以设置在第一有源区16a和第二有源区16b之间。第一半导体延伸层27可以设置在第一有源区16a和第二有源区16b之 间的第一场沟槽区域23中。与靠近第一隔离图案33相比，第一和第二有源区16a和16b的侧表面S1和S2可以更靠近第一半导体延伸层27。第一半导体延伸层27可以与第一有源区16a的侧表面S1和第二有源区16b的侧表面S2接触。

第一半导体延伸层27可以覆盖第一隔离图案33的侧表面和底部。第一半导体延伸层27可以设置在第一隔离图案33与第一有源区16a的第一侧表面S1之间以及在第一隔离图案33与第二有源区16b的第二侧表面S2之间，并且可以在第一隔离图案33下面延伸。第一半导体延伸层27的上端的水平可以高于第一隔离图案33的上表面的水平。第一半导体延伸层27可以设置成“U”形状。

第二半导体延伸层29可以设置在第二有源区16b和第三有源区16c之间。第二半导体延伸层29可以设置在第二有源区16b和第三有源区16c之间的第二场沟槽区域25中。第二半导体延伸层29可以设置成“U”形状。

第一和第二半导体延伸层27和29可以是外延层。第一和第二半导体延伸层27和29可以是通过执行选择性外延生长(SEG)工艺形成的外延层。第一和第二半导体延伸层27和29可具有与第一和第二有源区16a和16b相同的导电类型。

第一和第二有源区16a和16b的每个在第二方向Y上的宽度W1可以小于第一和第二半导体延伸层27和29的每个在第二方向Y上的宽度W2。

多个栅极图案85e、85d、85g_1、85p和85g_2可以设置在半导体基板3上。多个栅极图案85e、85d、85g_1、85p和85g_2可具有在第二方向Y上延伸的线形或伸长的形状。

多个栅极图案85e、85d、85g_1、85p和85g_2的每个可以包括栅极电介质81和栅电极83。栅极电介质81可以设置在栅电极83的侧表面和底部上。栅极电介质81可以包括硅氧化物和/或具有比硅氧化物大的介电常数的金属氧化物。栅电极83可以包括第一导电材料和第二导电材料。第一导电材料可以包括阻挡物(barrier)导电材料，诸如钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)等，第二导电材料可以包括金属，诸如钨(W)、合金或金属化合物。

多个栅极图案85e、85d、85g_1、85p和85g_2可以包括交叉第一有源区16a并交叠第一有源区16a的第一栅极图案85g_1、设置在第一隔离图案 33上的第一虚设栅极图案85p、交叉第二有源区16b并交叠第二有源区16b的第二栅极图案85g_2、设置在场绝缘层9的深部分5a上的第二虚设栅极图案85d、和边缘栅极图案85e，该边缘栅极图案85e交叠第一至第四有源区16a、16b、16c和18的端部分。第一栅极图案85g_1可以交叠第一有源区16a的从场绝缘层9突出的部分的上表面和侧表面。第二栅极图案85g_2可以交叠第二有源区16b的从场绝缘层9突出的部分的上表面和侧表面。

第一虚设栅极图案85p可以设置在第一栅极图案85g_1和第二栅极图案85g_2之间。第一虚设栅极图案85p可以设置在第一隔离图案33上。

第一虚设栅极图案85p可以交叠第一隔离图案33并覆盖第一隔离图案33的上表面。第一虚设栅极图案85p可以交叠位于第一隔离图案33的两侧的第一半导体延伸层27。第一虚设栅极图案85p可以在第一有源区16a和第二有源区16b之间延伸并且可以与第一隔离图案33的上表面接触。

第一凹陷区域59a可以设置在位于第一栅极图案85g_1的两侧的第一有源区16a中，第二凹陷区域59b可以设置在位于第二栅极图案85g_2的两侧的第二有源区16b中。

第一源/漏极半导体层66a可以设置在第一凹陷区域59a中，第二源/漏极半导体层66b可以设置在第二凹陷区域59b中。第一和第二源/漏极半导体层66a和66b可以由与第一和第二半导体延伸层27和29不同的材料形成，或者可以是具有不同的成分比例的外延层。第一和第二源/漏极半导体层66a和66b可以形成为与第一和第二半导体延伸层27和29不同的导电类型。

在第一源/漏极半导体层66a当中，靠近第一隔离图案33的第一源/漏极半导体层可以具有与第一半导体延伸层27接触的部分66p。在第二源/漏极半导体层66b当中，靠近第一隔离图案33的第二源/漏极半导体层可以具有与第一半导体延伸层27接触的部分66p。在第二源/漏极半导体层66b当中，靠近第二隔离图案35的第二源/漏极半导体层可以与第二半导体延伸层29间隔开。

第一虚设栅极图案85p的延伸部可以插置在由于第一场沟槽区域23的插入而彼此面对的第一源/漏极半导体层66a和第二源/漏极半导体层66b之间。第一虚设栅极图案85p的延伸部可以是在第一有源区16a和第二有源区16b之间延伸的部分。第一半导体延伸层27的一部分可以插置在第一虚设栅极图案85p的延伸部与第一和第二源/漏极半导体层66a和66b之间。

空气间隙AG可以设置在场绝缘层9的位于第一有源区16a之间的浅部分7a与第一源/漏极半导体层66a之间。同样地，空气间隙AG可以设置在场绝缘层9的位于第二有源区16b之间的浅部分7a与第二源/漏极半导体层66b之间。

栅极间隔物56g可以设置在多个栅极图案85e、85d、85g_1、85p和85g_2的侧表面上。

有源间隔物56a可以设置在位于第一和第二源/漏极半导体层66a和66b下面的第一和第二有源区16a和16b的突出部分的侧表面上。栅极间隔物56g和有源间隔物56a的每个可以包括内部间隔物52和设置在内部间隔物52上的外部间隔物54。栅极间隔物56g和有源间隔物56a可以由绝缘材料形成。内部间隔物52可以包括绝缘氮化物(例如，SiN)，外部间隔物54可以由绝缘氧化物(例如，SiO)或包括碳的绝缘氧化物(例如，SiOC)形成。

绝缘停止层72和下部层间绝缘层74可以设置在半导体基板3上，该半导体基板3具有多个栅极图案85e、85d、85g_1、85p和85g_2、栅极间隔物56g、有源间隔物56a以及第一和第二源/漏极半导体层66a及66b。绝缘停止层72可以共形地形成。下部层间绝缘层74可以形成在绝缘停止层72上并可以不交叠多个栅极图案85e、85d、85g_1、85p和85g_2的上表面。

上部层间绝缘层90可以设置在多个栅极图案85e、85d、85g_1、85p和85g_2以及下部层间绝缘层74上。

接触结构94可以设置在第一和第二源/漏极半导体层66a和66b上。接触结构94可以穿过下部层间绝缘层74和上部层间绝缘层90。接触结构94可以由导电材料，例如，金属氮化物和/或金属材料形成。栅极间隔物56g和绝缘停止层72可以插置在多个栅极图案85e、85d、85g_1、85p和85g_2与接触结构94之间。硅化物层92可以设置在第一和第二源/漏极半导体层66a和66b与接触结构94之间。

然后，将参考图1、2、3A、3B、5A、5B和5C描述根据发明构思的实施方式的半导体器件100。

参考图1、2、3A、3B、5A、5B和5C，场绝缘层9，多个有源区14a、14b、16a、16b、16c和18，多个栅极图案85e、85d、85g_1、85p和85g_2，第一和第二源/漏极半导体层66a和66b，栅极间隔物56g，有源间隔物56a，绝缘停止层72，下部和上部层间绝缘层74和90，硅化物层92，以及接触结 构94可以设置在半导体基板3上，如图4A、4B和4C所示。

第一场沟槽区域123可以设置在第一有源区16a和第二有源区16b之间，第二场沟槽区域125可以设置在第二有源区16b和第三有源区16c之间。

第一和第二场沟槽区域123和125的底部的水平可以低于场绝缘层9的浅部分7a的底部的水平。第一场沟槽区域123可以设置在第一有源区16a和第二有源区16b之间并且可以延伸到第一下部有源区14a中，第二场沟槽区域125可以设置在第二有源区16b和第三有源区16c之间并且可以延伸到第一下部有源区14a中。

第一半导体延伸层127可以设置在设置于第一有源区16a和第二有源区16b之间的第一场沟槽区域123中。第二半导体延伸层129可以设置在设置于第二有源区16b和第三有源区16c之间的第二场沟槽区域125中。第一和第二半导体延伸层127和129可具有“U”形状。第一半导体延伸层127可以与第一和第二源/漏极半导体层66a和66b接触。

第一隔离图案133可以设置在第一半导体延伸层127上，第二隔离图案135可以设置在第二半导体延伸层129上。第一和第二隔离图案133和135的上表面的水平可以低于第一至第三有源区16a、16b和16c的上表面的水平。第一隔离图案133可以设置在第一虚设栅极图案85p下面。

根据发明构思的实施方式，可以提供具有一结构的半导体器件，在该结构中设置在第一场沟槽区域123中的第一隔离图案133和由于第一虚设栅极图案85p的下部延伸部的插入而形成为彼此面对的外延层的第一和第二源/漏极半导体层66a及66b可以被稳定地形成。由于第一半导体延伸层127设置在第一源/漏极半导体层66a和第二源/漏极半导体层66b之间，所以能够形成为外延层的第一和第二源/漏极半导体层66a和66b可以被稳定地形成。例如，由于第一和第二源/漏极半导体层66a和66b可以从第一半导体延伸层127以及第一和第二有源区16a和16b外延生长，所以邻近于第一场沟槽区域123的第一和第二源/漏极半导体层66a和66b可以被稳定地形成。

然后，将参考图6、7A、7B、8A、8B和8C描述根据发明构思的实施方式的半导体器件。

图6、7A和7B是示出根据发明构思的实施方式的半导体器件的平面图。在图6、7A和7B中，图6是示出根据发明构思的实施方式的半导体器件的概念平面图，图7A和7B是示出图6的一些部件的平面图。

图8A、8B和8C是示出根据发明构思的实施方式的半导体器件的截面图。在图8A、8B和8C中，图8A是沿图6的线V-V’和VI-VI’获得的截面图，图8B是沿图6的线VII-VII’和VIII-VIII’获得的截面图，图8C是沿图6的线IX-IX’和X-X’获得的截面图。

参考图6、7A、7B、8A、8B和8C，场绝缘层209可以设置在半导体基板203上。半导体基板203可以是由半导体材料诸如硅等形成的基板。场绝缘层209可以是利用沟槽隔离工艺形成的沟槽隔离区。

多个有源区216a和216b可以设置在半导体基板203中以穿过场绝缘层209并且从场绝缘层209的上部突出。

多个有源区216a和216b可以包括第一有源区216a和第二有源区216b。第一有源区216a可以设置在半导体基板203的第一阱区well_1中，第二有源区216b可以设置在半导体基板203的第二阱区well_2中。第一阱区well_1可具有与第二阱区well_2不同的导电类型。

第一有源区216a和第二有源区216b可具有彼此面对的侧表面。场沟槽区域223可以设置在第一有源区216a和第二有源区216b之间。

隔离图案233可以设置在场沟槽区域223中。隔离图案233可以由绝缘材料形成。

半导体延伸层227可以设置在场沟槽区域223中，该场沟槽区域223设置在第一有源区216a和第二有源区216b之间。半导体延伸层227可以设置在场沟槽区域223的侧壁和底部上。半导体延伸层227可具有“U”形状。半导体延伸层227可以插置在隔离图案233与第一和第二有源区216a和216b之间。半导体延伸层227的上端的水平可以高于隔离图案233的上表面的水平。半导体延伸层227可以是通过执行SEG工艺形成的外延层。半导体延伸层227可以与第一和第二有源区216a和216b接触。

第一和第二有源区216a和216b可具有在第一方向X上延伸的线形。在垂直于第一方向X的第二方向Y上，第一和第二有源区216a和216b可具有比半导体延伸层227更小的宽度。

第一栅极图案285g_1可以交叠第一有源区216a，第二栅极图案285g_2可以交叠第二有源区216b。虚设栅极图案285p可以设置在第一栅极图案285g_1和第二栅极图案285g_2之间。第一和第二栅极图案285g_1和285g_2以及虚设栅极图案285p的每个可以包括栅极电介质281和栅电极283。栅极 电介质281可以设置在栅电极283的侧表面和底部上。

第一凹陷区域259a可以设置在位于第一栅极图案285g_1的两侧的第一有源区216a中，第二凹陷区域259b可以设置在位于第二栅极图案285g_2的两侧的第二有源区216b中。

第一源/漏极半导体层266a可以设置在第一凹陷区域259a中，第二源/漏极半导体层266b可以设置在第二凹陷区域259b中。第一和第二源/漏极半导体层266a和266b可以形成为不同的导电类型。例如，第一源/漏极半导体层266a可具有与第一阱区well_1不同的导电类型，第二源/漏极半导体层266b可具有与第二阱区well_2不同的导电类型。

第一和第二源/漏极半导体层266a和266b可以由具有不同材料的外延层形成。例如，第一源/漏极半导体层266a可以由具有硅材料的外延层形成，第二源/漏极半导体层266b可以由具有硅锗材料的外延层形成。

在第一源/漏极半导体层266a当中，靠近隔离图案233的第一源/漏极半导体层可以与半导体延伸层227接触。在第二源/漏极半导体层266b当中，靠近隔离图案233的第二源/漏极半导体层可以与半导体延伸层227接触。

空气间隙AG可以设置在位于第一有源区216a之间的场绝缘层209与第一源/漏极半导体层266a之间。同样地，空气间隙AG可以设置在位于第二有源区216b之间的场绝缘层209与第二源/漏极半导体层266b之间。

栅极间隔物256g可以设置在第一和第二栅极图案285g_1和285g_2的侧表面以及虚设栅极图案285p的侧表面上。有源间隔物256a可以设置在位于第一和第二源/漏极半导体层266a和266b下面的第一和第二有源区216a和216b的突出部分的侧表面上。栅极间隔物256g和有源间隔物256a的每个可以包括内部间隔物252和设置在内部间隔物252上的外部间隔物254。栅极间隔物256g和有源间隔物256a可以由绝缘材料形成。内部间隔物252可以包括绝缘氮化物(例如，SiN)，外部间隔物254可以由绝缘氧化物(例如，SiO)或包括碳的绝缘氧化物(例如，SiOC)形成。

绝缘停止层272和下部层间绝缘层274可以设置在半导体基板203上，该半导体基板203具有栅极图案285g_1、285p和285g_2，栅极间隔物256g，有源间隔物256a，以及第一和第二源/漏极半导体层266a及266b。绝缘停止层272可以共形地形成。下部层间绝缘层274可以形成在绝缘停止层272上并且可以不交叠栅极图案285g_1、285p和285g_2的上表面。

上部层间绝缘层290可以设置在栅极图案285g_1、285p和285g_2以及下部层间绝缘层274上。

接触结构294可以设置在第一和第二源/漏极半导体层266a和266b上。接触结构294可以穿过下部层间绝缘层274和上部层间绝缘层290。接触结构294可以由导电材料，例如，金属氮化物和/或金属材料形成。栅极间隔物256g和绝缘停止层272可以插置在栅极图案285g_1、285p和285g_2与接触结构294之间。硅化物层292可以设置在第一和第二源/漏极半导体层266a和266b与接触结构294之间。

然后，参考图1、2、3A、3B、4A、4B和4C所描述的半导体器件1的形成方法的示例将参考图9至23B来描述。在图9至23B中，图9、11、13、16、18和21是示出根据发明构思的实施方式的半导体器件的形成方法的示例的平面图，图10A、10B、12A、12B、14A、14B、15A、15B、17A、17B、19A、19B、20A、20B、22A、22B、23A和23B是示出根据发明构思的实施方式的半导体器件的形成方法的示例的截面图。

参考图9、10A和10B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成场绝缘层9，其在半导体基板3中限定多个有源区14a、14b、16和18。场绝缘层9可以利用沟槽隔离工艺形成。场绝缘层9可以由硅氧化物基绝缘材料形成。场绝缘层9可以包括深部分5a和浅部分7a。

多个有源区14a、14b、16和18可以包括彼此间隔开的第一下部有源区14a和第二下部有源区14b、设置在第一下部有源区14a中的多个有源区16、以及设置在第二下部有源区14b中的多个有源区18。多个有源区16和18可具有在第一方向X上延伸的线形。场绝缘层9的浅部分7a可以限定多个有源区16和18。

参考图11、12A和12B，根据发明构思的实施方式的半导体器件的形成方法可以包括蚀刻设置在第一下部有源区14a中的多个有源区16以及形成第一有源区16a、第二有源区16b和第三有源区16c。

第一至第三有源区16a、16b和16c的形成可以包括在具有场绝缘层9和多个有源区16及18的半导体基板3上形成具有开口的硬掩模图案21，以及利用硬掩模图案21作为蚀刻掩模蚀刻设置在第一下部有源区14a中的多个有源区16。硬掩模图案21可以由具有相对于多个有源区16及场绝缘层9的蚀刻选择性的材料形成，例如，诸如硅氮化物等的材料。

设置在第二下部有源区14b中的多个有源区18可以被称为第四有源区。

第一场沟槽区域23可以形成在第一有源区16a和第二有源区16b之间，第二场沟槽区域25可以形成在第二有源区16b和第三有源区16c之间。第一场沟槽区域23可具有比第二场沟槽区域25更小的宽度。

在实施方式中，当设置在第一下部有源区14a中的多个有源区16被蚀刻时，场绝缘层9也可以被蚀刻。

第一和第二场沟槽区域23和25的深度可以比场绝缘层9的浅部分7a的底部的深度更浅。例如，在第一和第二场沟槽区域23和25的底部与第一至第三有源区16a、16b和16c的上表面之间的高度差可以小于在场绝缘层9的浅部分7a的底部与第一至第三有源区16a、16b和16c的上表面之间的高度差。

参考图13、14A和14B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成第一半导体延伸层27和第二半导体延伸层29。

第一和第二半导体延伸层27和29的形成可以包括通过执行SEG工艺从被第一和第二场沟槽区域23和25暴露的第一至第三有源区16a、16b和16c以及设置在第一至第三有源区16a、16b和16c下面的多个有源区16生长半导体材料。

第一半导体延伸层27可以形成为沿着第一场沟槽区域23的侧表面和底部生长的外延层，第二半导体延伸层29可以形成为沿着第二场沟槽区域25的侧表面和底部生长的外延层。

第一和第二半导体延伸层27和29可以形成为具有未掺杂的硅材料的外延层。

在实施方式中，在SEG工艺被执行之后，可以执行氢热处理工艺31。氢热处理工艺31可以修复包括在第一和第二半导体延伸层27和29中的缺陷以及第一和第二半导体延伸层27和29的表面缺陷。

参考图13、15A和15B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成填充第一场沟槽区域23的第一隔离图案33和填充第二场沟槽区域25的第二隔离图案35、以及形成第一阱区well_1和具有与第一阱区well_1不同的导电类型的第二阱区well_2。

第一和第二隔离图案33和35的形成可以包括在具有第一和第二半导体延伸层27和29的半导体基板3上形成绝缘材料层、平坦化该绝缘材料层直 到硬掩模图案21被暴露、以及通过执行蚀刻工艺去除硬掩模图案21。当硬掩模图案21利用蚀刻工艺被去除时，平坦化的绝缘材料层的一部分也可以被蚀刻。

第一阱区well_1可以形成在第一至第三有源区16a、16b和16c以及第一下部有源区14a中。第一阱区well_1的形成可以包括通过执行第一阱离子注入工艺39a在第一至第三有源区16a、16b和16c以及第一下部有源区14a中注入杂质。

第二阱区well_2可以形成在第四有源区18和第二下部有源区14b中。第二阱区well_2的形成可以包括通过执行第二阱离子注入工艺39b在第四有源区18和第二下部有源区14b中注入杂质。

第二阱离子注入工艺39b可以在第一阱离子注入工艺39a被执行之前或之后被执行。

参考图16、17A和17B，根据发明构思的实施方式的半导体器件的形成方法可以包括在第一阱区well_1和第二阱区well_2被形成之后部分地蚀刻场绝缘层9、第一隔离图案33以及然后部分地蚀刻第二隔离图案35，以及形成牺牲栅极图案49e、49d、49g_1、49p和49g_2。

场绝缘层9、第一隔离图案33和第二隔离图案35可以被部分地蚀刻为使得其上表面的水平形成得低于第一至第三有源区16a、16b和16c的上表面的水平。

牺牲栅极图案49e、49d、49g_1、49p和49g_2的每个可以包括顺序地层叠的基底绝缘图案42、下部牺牲图案44和上部牺牲图案46。

牺牲栅极图案49e、49d、49g_1、49p和49g_2的形成可以包括在场绝缘层9、第一隔离图案33和第二隔离图案35被部分地蚀刻之后形成基底绝缘层42，在具有基底绝缘层42的半导体基板3上顺序地形成下部牺牲层44和上部牺牲层46，以及图案化基底绝缘层42、下部牺牲层44和上部牺牲层46。基底绝缘图案42可以由硅氧化物形成，下部牺牲图案44可以由多晶硅形成，上部牺牲图案46可以由硅氮化物形成。

牺牲栅极图案49e、49d、49g_1、49p和49g_2可以包括交叉第一有源区16a的第一牺牲栅极图案49g_1、设置在第一隔离图案33上的第一虚设牺牲栅极图案49p、交叉第二有源区16b的第二牺牲栅极图案49g_2、设置在场绝缘层9的深部分5a上的第二虚设牺牲栅极图案49d、以及交叠第一至第 四有源区16a、16b、16c和18的端部分的边缘牺牲栅极图案49e。

参考图18、19A和19B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成栅极间隔物56g、有源间隔物56a和多个凹陷区域。

栅极间隔物56g可以形成在牺牲栅极图案49e、49d、49g_1、49p和49g_2的侧表面上。有源间隔物56a可以形成在设置在牺牲栅极图案49e、49d、49g_1、49p和49g_2的侧表面上的第一至第四有源区16a、16b、16c和18的侧表面上。

栅极间隔物56g和有源间隔物56a的每个可以包括内部间隔物52和外部间隔物54。栅极间隔物56g和有源间隔物56a的形成可以包括在具有牺牲栅极图案49e、49d、49g_1、49p和49g_2的半导体基板3上顺序地形成内部间隔物52和外部间隔物54，以及各向异性地蚀刻内部间隔物52和外部间隔物54。

多个凹陷区域的形成可以包括利用牺牲栅极图案49e、49d、49g_1、49p和49g_2以及栅极间隔物56g作为蚀刻掩模蚀刻第一至第四有源区16a、16b、16c和18。

多个凹陷区域可以包括形成在第一有源区16a中的第一凹陷区域59a和形成在第二有源区16b中的第二凹陷区域59b。

在实施方式中，第一凹陷区域59a和第二凹陷区域59b可以通过在栅极间隔物56g下面延伸而暴露出栅极间隔物56g的底部。

在实施方式中，邻近于第一场沟槽区域23的第一凹陷区域59a和第二凹陷区域59b中的至少一个可以暴露第一半导体延伸层27。

参考图18、20A和20B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成源/漏极半导体层66a和66b。

源/漏极半导体层66a和66b的形成可以包括通过执行SEG工艺在多个凹陷区域59a和59b中形成外延层。

源/漏极半导体层66a和66b可以包括形成在第一凹陷区域59a中的第一源/漏极半导体层66a和形成在第二凹陷区域59b中的第二源/漏极半导体层66b。形成在第一阱区well_1中的第一和第二源/漏极半导体层66a和66b可以形成为具有与第一阱区well_1不同的导电类型。

在实施方式中，第一源/漏极半导体层66a可以连接到第一有源区16a，第二源/漏极半导体层66b可以连接到第二有源区16b。空气间隙AG可以形 成在第一源/漏极半导体层66a和场绝缘层9的浅部分7a之间。空气间隙AG可以形成在第二源/漏极半导体层66b和场绝缘层9的浅部分7a之间。

参考图21、22A和22B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成绝缘停止层72和下部层间绝缘层74以及形成栅极沟槽78e、78d、78g_1、78g_2和78p。

绝缘停止层72和下部层间绝缘层74的形成可以包括在具有第一和第二源/漏极半导体层66a和66b的半导体基板3上共形地形成绝缘停止层72、在绝缘停止层72上形成下部层间绝缘层74、以及平坦化绝缘停止层72和下部层间绝缘层74直到牺牲栅极图案49e、49d、49g_1、49p和49g_2被暴露。绝缘停止层72可以由硅氮化物基绝缘材料形成。下部层间绝缘层74可以由硅氧化物基绝缘材料形成。

栅极沟槽78e、78d、78g_1、78g_2和78p可以通过利用蚀刻工艺去除牺牲栅极图案49e、49d、49g_1、49p和49g_2而形成。

参考图21、23A和23B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成填充栅极沟槽78e、78d、78g_1、78g_2和78p的多个栅极图案85e、85d、85g_1、85p和85g_2。

多个栅极图案85e、85d、85g_1、85p和85g_2的形成可以包括在具有栅极沟槽78e、78d、78g_1、78g_2和78p的半导体基板3上形成栅极电介质81，在栅极电介质81上形成导电材料层，平坦化导电材料层，以及形成栅电极83。

栅极电介质81可以由硅氧化物和/或具有比硅氧化物大的介电常数的金属氧化物形成。栅电极83可以包括第一导电材料和第二导电材料。第一导电材料可以包括阻挡物导电材料诸如钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)等，第二导电材料可以包括金属诸如钨(W)、合金或金属化合物。

再次参考图1、2、3A、3B、4A、4B和4C，根据发明构思的实施方式的半导体器件的形成方法可以包括形成上部层间绝缘层90和形成硅化物层92及接触结构94。

上部层间绝缘层90的形成可以包括在多个栅极图案85e、85d、85g_1、85p和85g_2以及下部层间绝缘层74上形成绝缘材料层。

硅化物层92和接触结构94的形成可以包括：形成接触孔，该接触孔穿 过下部和上部层间绝缘层74和90以及绝缘停止层72并且暴露出第一和第二源/漏极半导体层66a和66b；在暴露的第一和第二源/漏极半导体层66a和66b的表面上形成硅化物层92；和形成填充接触孔的接触结构94。

然后，参考图1、2、3A、3B、5A、5B和5C所描述的半导体器件100的形成方法的示例将参考图1、2、3A、3B和24A至27B来描述。图24A至27B是示出根据发明构思的实施方式的半导体器件的形成方法的示例的截面图。

参考图1、2、3A、3B、24A和24B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成场绝缘层9，该场绝缘层9在半导体基板3中限定多个有源区14a、14b、16和18。多个有源区14a、14b、16和18以及场绝缘层9可以与图9、10A和10B中示出的那些相同。

根据发明构思的实施方式的半导体器件的形成方法可以包括形成第一和第二场沟槽区域123和125以及形成第一有源区16a、第二有源区16b和第三有源区16c。

第一和第二场沟槽区域123和125的形成可以包括在具有多个有源区14a、14b、16和18及场绝缘层9的半导体基板3上形成硬掩模图案21，以及蚀刻多个有源区14a、14b、16和18的有源区16。由于第一场沟槽区域123的插入导致第一有源区16a和第二有源区16b可以彼此面对，由于第二场沟槽区域125的插入导致第二有源区16b和第三有源区16c可以彼此面对。

第一和第二场沟槽区域123和125的每个的深度可以比场绝缘层9的浅部分7a的底部的深度更深。

参考图1、2、3A、3B、25A和25B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成第一半导体延伸层127和第二半导体延伸层129。第一和第二半导体延伸层127和129可以以与图14A和14B中示出的第一和第二半导体延伸层27和29的形成方法基本相同的方式形成。

参考图1、2、3A、3B、26A和26B，根据发明构思的实施方式的半导体器件的形成方法可以包括形成填充第一和第二场沟槽区域123和125的第一和第二隔离图案133和135，以及形成第一阱区well_1和第二阱区well_2。

第一和第二隔离图案133和135以及第一和第二阱区well_1和well_2可以以与图15A和15B中示出的第一和第二隔离图案33和35以及第一和第二阱区well_1和well_2的形成方法基本上相同的方式形成。

参考图1、2、3A、3B、27A和27B，根据发明构思的实施方式的半导体器件的形成方法可以包括部分地蚀刻场绝缘层9、第一隔离图案133和第二隔离图案135。场绝缘层9、第一隔离图案133和第二隔离图案135可以被部分地蚀刻为使得其上表面形成得比第一至第三有源区16a、16b和16c的上表面低。

然后，可以执行与参考图17A至23B描述的那些相同的工艺。

参考图6、7A、7B、8A、8B和8C所描述的半导体器件的形成方法的示例将参考图28A至30C来描述。图28A至30C是示出根据发明构思的实施方式的半导体器件的形成方法的示例的截面图。

参考图6、7A、7B、28A、28B和28C，根据发明构思的实施方式的半导体器件的形成方法可以包括形成在半导体基板203中限定有源线的场绝缘层209、蚀刻有源线、形成场沟槽区域223、和在场沟槽区域223中形成半导体延伸层227。

场沟槽区域223的形成可以包括在有源线和场绝缘层209上形成硬掩模图案221以及使用硬掩模图案221作为蚀刻掩模蚀刻有源线。

第一有源区216a和第二有源区216b可以通过蚀刻有源线形成。第一有源区216a和第二有源区216b可以由于场沟槽区域223的插入而彼此面对。

半导体延伸层227的形成可以包括通过执行SEG工艺从被场沟槽区域223暴露的第一有源区216a和第二有源区216b以及设置在第一有源区216a和第二有源区216b下面的半导体基板203外延生长半导体材料。

在实施方式中，半导体延伸层227可以由与第一有源区216a和第二有源区216b相同的材料形成，例如，硅材料。

参考图6、7A、7B、29A、29B和29C，根据发明构思的实施方式的半导体器件的形成方法可以包括形成填充场沟槽区域223的隔离图案233，以及形成第一阱区well_1。

隔离图案233的形成可以包括在具有半导体延伸层227的半导体基板3上形成绝缘材料层，平坦化绝缘材料层直到硬掩模图案221被暴露，和通过执行蚀刻工艺去除硬掩模图案221。

第一阱区well_1的形成可以包括通过执行利用第一阱离子注入掩模238a作为离子注入掩模的第一阱离子注入工艺239a在第一有源区216a中注入杂质，以及去除第一阱离子注入掩模238a。第一阱离子注入掩模238a可 以覆盖第二有源区216b。第一阱区well_1可以形成在场沟槽区域223的底部下面的半导体基板203中。

参考图6、7A、7B、30A、30B和30C，根据发明构思的实施方式的半导体器件的形成方法可以包括形成第二阱区well_2。

第二阱区well_2的形成可以包括通过执行利用第二阱离子注入掩模238b作为离子注入掩模的第二阱离子注入工艺239b在第二有源区216b中注入杂质，以及去除第二阱离子注入掩模238b。第二阱离子注入掩模238b可以覆盖第一有源区216a。第二阱区well_2可以形成在场沟槽区域223的底部下面的半导体基板203中。第一阱区well_1可具有与第二阱区well_2不同的导电类型。

半导体延伸层227的靠近第一有源区216a的一部分可具有与第一阱区well_1相同的导电类型，半导体延伸层227的靠近第二有源区216b的一部分可具有与第二阱区well_2相同的导电类型。

然后，可以执行与参考图17A至23B描述的那些相同的工艺。

图31A是示出根据发明构思的一些实施方式的半导体模块的概念视图。

参考图31A，根据发明构思的一些实施方式的半导体模块300可以包括安装在模块基板310上的处理器320和存储装置330。导电的输入/输出端子340可以设置在模块基板310的至少一侧上。处理器320或存储装置330可以包括参考图1至30C描述的半导体器件中的任意一个。

图31B和31C是示出根据发明构思的实施方式的电子系统的概念框图。

首先，参考图31B，根据发明构思的一些实施方式的电子系统400可以包括主体410、显示单元460和外部装置470。主体410可以包括微处理器420、电源430、功能单元440和/或显示控制器450。主体410可以包括具有印刷电路板(PCB)的系统板或母板、和/或壳。微处理器420、电源430、功能单元440和显示控制器450可以安装或设置在主体410的表面上或在主体410外部。显示单元460可以设置在主体410的表面上或在主体410内部/外部。显示单元460可以显示通过显示控制器450处理的图像。例如，显示单元460可以包括液晶显示器(LCD)、有源矩阵有机发光二极管(AMOLED)或不同的显示面板。显示单元460可以包括触摸屏。因此，显示单元460可具有输入/输出功能。电源430可以供应电流或电压到微处理器420、功能单元440和显示控制器450等。电源430可以包括充电电池、用于干电池的插 槽或电压/电流转换器。微处理器420可以从电源430接收电压以控制功能单元440和显示单元460。例如，微处理器420可以包括CPU或应用处理器(AP)。功能单元440可以包括触摸板、触摸屏、易失性/非易失性存储器、存储卡控制器、照相机、照明装置、音频和电影回放处理器、无线收音机天线、扬声器、麦克风、USB端口或具有其他不同功能的单元。

微处理机420或功能单元440可以包括参考图1至30C描述的半导体器件中的任意一个。

然后，参考图31C，根据发明构思的实施方式的电子系统500可以包括使用总线520执行数据通信的微处理器514、存储系统512和用户接口518。微处理器514可以包括CPU或AP。电子系统500可以还包括与微处理器514直接通信的RAM 516。微处理器514和/或RAM 516可以被组装在单个封装内。用户接口518可以用于输入数据到电子系统500，或从电子系统500输出数据。例如，用户接口518可以包括触摸板、触摸屏、键盘、鼠标、扫描仪、语音检测器、阴极射线管(CRT)监视器、LCD、AMOLED、等离子体显示板(PDP)、打印机、照明装置、或不同的输入/输出设备。存储系统512可以存储微处理器514的操作代码、由微处理器514处理的数据、或从外部接收的数据。存储系统512可以包括存储控制器、硬盘或固态驱动器(SSD)。微处理器514、RAM 516和/或存储系统512可以包括参考图1至30C描述的半导体器件中的任意一个。

根据发明构思的实施方式，提供了半导体器件的结构和形成该半导体器件的方法，在该半导体器件中由于隔离图案的插入而彼此面对并且形成为外延层的源/漏极半导体层可以被稳定地形成。为了稳定地形成由于隔离图案的插入而彼此面对的源/漏极半导体层，半导体延伸层可以设置在隔离图案和源/漏极半导体层之间。

虽然已经描述了一些实施方式，但本领域技术人员将容易理解，在实施方式中的许多变形是可能的，而没有实质脱离新颖性教导和优点。因此，所有这些变形旨在被包括在权利要求所定义的此发明构思的范围内。