本发明涉及一种存储器元件，尤其是涉及一种随机动态处理存储器元件。
背景技术：
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamicrandomaccessmemory,dram)单元的设计也必须符合高积成度及高密度的要求。对于一具备凹入式栅极结构的dram单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的dram单元。
一般来说，具备凹入式栅极结构的dram单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的dram单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
技术实现要素：
本发明的一目的在于提供一种随机动态处理存储器元件，其是在位线内设置有复合层结构的一阻障层，该阻障层的顶部的氮含量较高且其底部的硅含量较高，由此，可有效降低该阻障层与其上方及/或下方堆叠层的阻值。
为达上述目的，本发明的一实施例提供一种随机动态处理存储器元件，其包含一基底、多个埋藏式栅极与多个位线。该些埋藏式栅极是设置在该基底的一第一沟槽内并沿着一第一方向延伸。该些位线则是设置在该些埋藏式栅极上且沿着一第二方向延伸，而该第二方向则是横跨该第一方向。各个位线包含一阻障层，而该阻障层具有一复合层结构。该复合层结构包含wsxiny且其底部的硅含量较高且其顶部的氮含量较高。
本发明的随机动态处理存储器元件主要是在其位线的多晶硅层与金属导电层之间，设置具有复合层结构的一阻障层且该复合层结构是由钨硅氮(wsixny)组成。其中，该复合层结构的底部的硅含量较高，而可呈现类似于欧姆接触层(ohmiclayer)的特性。另一方面，该复合层结构的顶部则是氮含量较高，而可使该复合层结构的顶部可具有较大的大管芯。在此情况下，该阻障层与下方多晶硅层之间的阻值可被有效降低，而该阻障层与上方的金属导电层之间的晶界则可同样被有效降低，因而使该阻障层本身可具有较低的阻值。
附图说明
图1为本发明较佳实施例中随机动态处理存储器元件的俯视示意图；
图2为图1沿着切线a-a’的剖面示意图；
图3为图1沿着切线b-b’的剖面示意图；
图4为图3中区域r的部分放大示意图。
主要元件符号说明
100基底
101主动区
102存储器区
104周边区
106浅沟绝缘
108、118沟槽
110动态随机存取存储器元件
112介电层
114栅极
116绝缘层
124
160位线
160a位线接触插塞
161多晶硅层
163阻障层
163a钨硅层
163b钨氮层
165金属导电层
170掩模层
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图3，所绘示者为本发明较佳实施例中随机动态处理存储器元件的示意图，其中图1为俯视图，图2及图3则分别显示图1中沿着切线a-a’及b-b’的剖视图。本实施例是提供一存储器单元(memorycell)，例如是具备凹入式栅极的随机动态处理存储器(dynamicrandomaccessmemory,dram)元件110，其包含有至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为dram阵列中的最小组成单元并接收来自于位线160及字符线的电压信号。
动态随机存取存储器元件110包含一基底100，且基底100内形成有至少一浅沟绝缘106，以在基底100上定义出多个主动区(activearea,aa)101，如图1所示。此外，基底100上还定义有一存储器区102以及一周边区104。其中，动态随机存取存储器元件110的多个字符线(wordline,bl,即栅极114)与多个位线(bitline,bl)160等是形成在基底100的存储器区102，如图2所示，而其他的主动元件等(未绘示)则可形成在周边区104。需注意的是，为简化说明，本发明的图1仅绘示出位于存储器区102的元件的上视示意图，而省略了位于周边区104的元件。
在本实施例中，各主动区101例如是相互平行地朝向一第一方向延伸，而栅极114是形成在基底100内并横跨在各主动区101上。具体来说，各栅极114是形成在基底100的一沟槽108内，且沟槽108例如是朝向不同于该第一方向的一第二方向延伸，该第二方向与该第一方向相交，如图1所示。在一实施例中，栅极114的形成方式例如是包含先形成覆盖在沟槽108表面的一介电层112，当作栅极绝缘层，其例如是一氧化硅层，形成栅极114，然后再于栅极114上覆盖一绝缘层116。由此，使绝缘层116切齐基底100表面，而栅极114则可做为一埋藏式的字符线(buriedwordline,bwl)，如图2及图3所示。
另一方面，位线160则是相互平行地形成在基底100上沿着一第三方向延伸，并同样横跨各主动区101。其中，该第三方向同样是不同于该第一方向，并且较佳是与第二方向垂直。也就是说，该第一方向、第二方向及第三方向彼此皆不同，且该第一方向与该第二方向及该第三方向皆不垂直，如图1所示。位线160与字符线114之间是通过形成在基底100上的一绝缘层124相互隔离，且位线160更进一步通过至少一位线接触插塞(bitlinecontact,blc)160a来电连接至各该晶体管元件的一源极/漏极区(未绘示)。位线接触插塞160a例如是形成在位线160下方，并界于两字符线114之间。并且，位线接触插塞160a包含一导体层，例如是一多晶硅层161等半导体层，如图2所示。
在一实施例中，位线接触插塞160a的形成方式例如是包含先形成位于基底100内的多个沟槽118，再接着形成填满沟槽118并进一步覆盖在绝缘层124上的多晶硅层161，如图2及图3所示。后续，继续形成覆盖在多晶硅层161上的阻障层163、一金属导电层165以及一掩模层170，然后，图案化掩模层170以及下方的金属导电层165、阻障层163以及多晶硅层161，即可同时形成位线160以及位于部分位线160下方的位线接触插塞160a。也就是说，位线160与位线接触插塞160a其实是一体成型，并且由同一多晶硅层161所共同形成。
需注意的是，位线160是由依序堆叠在基底100的多晶硅层161、阻障层163与金属导电层165所共同组成。其中，阻障层163例如是包含由钨硅氮(wsixny)所组成的一复合层结构，而金属导电层165则例如是包含钨(tungsten,w)、铝(aluminum,al)或铜(copper,cu)等低阻质金属材质，但不以此为限。其中，阻障层163是用来降低多晶硅层161与金属导电层165的接触电阻(contactresistance)与片电阻(sheetresistance)，其例如可包含相互堆叠的多层第一金属氧化层与多层第二金属氧化层交错并重复设置，而且在不同沉积阶段中，至少多层第一金属氧化层或至少多层第二金属氧化层是彼此接触。该第一金属氧化层及该第二金属氧化层是在进行原子层沉积(atomiclayerdeposition,ald)制作工艺期间，依序且分别通入不同前驱物所形成。举例来说，该第一金属氧化层例如是以六氟化钨(tungstenhexafluoride,wf6)与硅甲烷(silane,sih4)作为前驱物而形成，而该第二金属氧化层则是以六氟化钨与氨(ammonia,nh3)作为前驱物而形成，由此，使该第一金属氧化层可为一钨硅(tungstensilicon,wsi)层163a而具有较低的阻值，而可有效降低阻障层163与下方的多晶硅层161之间的阻值；第二金属氧化层则可为一钨氮(tungstennitride,wn)层163b而具有较大管芯(grain)，而可有效降低阻障层163与上方的金属导电层165之间的晶界(grainboundary)。
另需注意的是，本实施例的阻障层163在形成的初时虽是以通入六氟化钨与氨作为前驱物形成钨氮层163b的循环为主，但在形成各钨氮层163b的循环之间同时伴随了形成钨氮层163a的循环，并且在初期的沉积阶段中，较佳是使钨氮层163b与钨硅层163a的堆叠层数比例约为2:1至4:3，如图4所示。或者，在其他实施例中，也可在初期的沉积阶段中选择使钨氮层163b与钨硅层163a的堆叠层数比例达到0.1-1:10-20，但不以此为限。而在阻障层163形成的过程中，形成钨氮层163b的循环即逐渐增加，因此，在阻障层163在形成的末时，钨氮层163b与钨硅层163a的堆叠层数比例则较佳是约为5:1至10:1，如图4所示。或者，在其他实施例中，也可在末期的沉积阶段中选择使钨氮层163b与钨硅层163a的堆叠层数比例达到10-20:0.1-1，但不以此为限。也就是说，在本实施例的阻障层163虽是由钨硅氮(wsixny)所组成的一复合层结构，而在初期的沉积阶段，是使所形成的阻障层163的底部(即，靠近多晶硅层161的部分)的硅含量较高(silicon-rich)，例如是使钨硅氮(wsixny)中x:y的比例约为10-20:0.1；而在末期的沉积阶段，则是使所形成的阻障层163的顶部(即，靠近金属导电层165的部分)的氮含量较高(nitrogen-rich)，例如是使钨硅氮(wsixny)中x:y的比例约为0.1:10-20，但不以此为限。
此外，在另一实施例中，也可选择直接形成硅含量或氮含量呈连续梯度关系的一阻障层，该阻障层例如是包含钨硅氮(wsixny)，其中，x、y皆为大于零的常数，且x:y的比例是随着该阻障层各部位而变动，较佳从其底部往顶部约是从20:0.1变动至0.1:20，但不以此为限。详细来说，该阻障层例如是具有一单一膜层，但在该阻障层的下半部中，其x:y的比例约为10-20:0.1-1，且其x的比例会随着越往该阻障层的上半部而越小，而y的比例会则随着越往该阻障层的上半部而越大，因此，在该阻障层的上半部中，其x:y的比例可达到0.1:10-20。
此外，本领域者应可轻易理解，本发明图4中虽是例示先进行3次形成钨硅层163a的循环再进行4次形成钨氮层163b的循环，之后再进行2次形成钨硅层163a的循环以及4次形成钨氮层163b的循环等，但本发明阻障层163的制作工艺并不以优先形成钨硅层163a或钨氮层163b为限。在其他实施例中，也可选择先进行形成钨氮层163b的循环再进行形成钨硅层163a的循环，但仍需使阻障层163下半部中钨氮层163b与钨硅层163a的堆叠层数比例达到4:3至2:1，并使阻障层163上半部中钨氮层163b与钨硅层163a的堆叠层数比例达到10-20:1-0.1。
由此可知，本发明较佳实施例中的随机动态处理存储器元件主要是在其位线的多晶硅层与金属导电层之间，设置具有复合层结构的一阻障层，且该复合层结构是由钨硅氮(wsixny)组成。其中，该复合层结构的底部(即，靠近下方多晶硅层的部分)是由较高比例的钨硅层所组成，因此，其硅含量较高，例如使x:y的比例约为10-20:1-0.1。在此情况下，该复合层结构的底部可呈现类似于欧姆接触层(ohmiccontactlayer)的特性，而可有效降低该阻障层本身的阻值以及该阻障层与下方多晶硅层之间的阻值。反之，该复合层结构的顶部(即，靠近上方金属导电层的部分)则是由较高比例的钨氮层所组成，因此，其氮含量较高，例如使x:y的比例约为0.1-1:10-20。在此情况下，该复合层结构的顶部可具有较大的大管芯，而可有效降低该阻障层与上方的金属导电层之间的晶界。由此，本发明的阻障层自身的阻值可被整体性地被降低。另一方面，本发明的阻障层虽具有复合层结构，但其成分单一并仅需通过一原子层沉积制作工艺即可形成，因而不需要额外形成包含其他材质或成分的堆叠材料层，可有效改善本发明的位线的高度并具有制作工艺减化的效果。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。