用旋转晶体管抑制单粒子瞬态的纳米CMOS版图加固方法与流程

本发明涉及纳米CMOS集成电路抑制单粒子瞬态(SET，Single-Event Transient)的版图加固技术，特别涉及用旋转晶体管抑制单粒子瞬态的纳米CMOS版图加固方法。

背景技术：

在宇宙空间中，存在着大量粒子(质子、电子、重离子等)。集成电路受到这些粒子的轰击后，会产生单粒子瞬态。单粒子瞬态对于集成电路的正常工作将产生极大的负面影响。例如，当单粒子瞬态脉冲传播至集成电路内部的存储节点时，有可能诱发单粒子翻转(SEU，Single-Event Upset)。粒子轰击集成电路的线性能量传递(LET，Linear Energy Transfer)值越高，产生的单粒子瞬态脉冲宽度越大，对集成电路构成的威胁就越大。航空航天领域使用的集成电路都会受到单粒子瞬态的威胁，使集成电路工作不稳定，甚至产生致命的错误。L.W.Massengill等人在IEEE Transaction on Nuclear Science(IEEE核科学汇刊)上发表的“Single Event Transients in Digital CMOS-A Review”(关于数字CMOS电路中单粒子瞬态的综述，2013年6月第60卷第3期，第1767-1790页)指出，单粒子瞬态现已成为软错误的一个主要来源。目前，纳米CMOS集成电路制造工艺已成为主流，因此在纳米CMOS工艺下开发集成电路抗单粒子瞬态加固技术尤为重要。

单粒子瞬态脉冲宽度越大，越容易被后续时序单元锁存，进而产生软错误。一些抗单粒子瞬态加固技术就是从减小单粒子瞬态脉冲宽度入手。由PMOS 晶体管和NMOS晶体管构成的逻辑门是集成电路的基本单元，因此抑制集成电路的单粒子瞬态可以从减小逻辑门中的单粒子瞬态脉冲宽度入手。抑制PMOS晶体管的寄生双极放大效应可以减小单粒子瞬态脉冲宽度。O.A.Amusan等人在IEEE Transaction on Nuclear Science(IEEE核科学汇刊)上发表的“Design Techniques to Reduce SET Pulse Widths in Deep-Submicron Combinational Logic”(深亚微米组合逻辑电路中减小单粒子瞬态脉冲宽度的设计技术，2007年12月第54卷第6期，第2060-2064页)指出，将PMOS晶体管靠近N阱接触，可以有效抑制PMOS晶体管中的寄生双极放大效应，进而减小粒子轰击PMOS晶体管时产生的单粒子瞬态脉冲宽度。另外，纳米CMOS工艺下较为显著的电荷共享(Charge Sharing)效应也可以被用来减小单粒子瞬态脉冲宽度。J.R.Ahlbin等人在IEEE Transaction on Device and Material Reliability(IEEE器件和材料可靠性汇刊)上发表的“Effect of Multiple-Transistor Charge Collection on Single-Event Transient Pulse Widths”(多晶体管电荷收集对单粒子瞬态脉冲宽度的影响，2011年9月第11卷第3期，第401-406页)指出，减小同一逻辑门内部PMOS晶体管和NMOS晶体管之间的间距，可以增强PMOS晶体管和NMOS晶体管之间的电荷共享，这有助于减小单粒子瞬态脉冲宽度。对于常规的逻辑门版图，若采用O.A.Amusan的方法，将PMOS晶体管靠近N阱接触，那么同一逻辑门内部PMOS晶体管与NMOS晶体管的间距将会变大，PMOS晶体管和NMOS晶体管之间的电荷共享将会减弱，这对于减小单粒子瞬态脉冲宽度不利；若采用J.R.Ahlbin的方法,减小PMOS晶体管和NMOS晶体管之间的间距，那么PMOS晶体管和N阱接触的间距将会变大，这将会增强寄生双极放大效应，对于减小单粒子瞬态脉冲宽度不利。

技术实现要素：

本发明要解决的技术问题是：针对上述现有单粒子瞬态加固方法的缺点，提出用旋转晶体管抑制单粒子瞬态的纳米CMOS版图加固方法。提出的方法可以克服上述现有技术的不足，并且具有较好的抗单粒子瞬态加固效果。

本发明的技术方案是：

第一步，断开集成电路版图中PMOS晶体管与NMOS晶体管之间的金属连接和多晶连接、PMOS晶体管与N阱接触之间的金属连接、NMOS晶体管与衬底接触之间的金属连接。

第二步，将PMOS晶体管绕该PMOS晶体管的质心顺时针旋转90度，将NMOS晶体管绕该NMOS晶体管的质心逆时针旋转90度。

第三步，将PMOS晶体管和NMOS晶体管相互靠近直至两者间距达到半导体代工厂提供的设计规则所允许的最小间距。

第四步，将N阱接触向PMOS晶体管移动直至N掺杂与PMOS晶体管有源区接触，将衬底接触向NMOS晶体管移动直至P掺杂与NMOS晶体管有源区接触。

第五步，将PMOS晶体管有源区向N阱接触有源区延伸直至两者接触，将NMOS晶体管有源区向衬底接触有源区延伸直至两者接触。

第六步，将第一步断开的集成电路版图中晶体管与晶体管之间的多晶连接和金属连接、晶体管与N阱接触之间的金属连接、晶体管与衬底接触之间的金属连接进行恢复。

按以上方案设计的版图抑制单粒子瞬态效应的过程为：当粒子轰击NMOS晶体管时，由于PMOS晶体管和NMOS晶体管的间距很小(半导体代工厂提供的设计规则所允许的最小间距)，PMOS晶体管吸收了部分空穴，这部分空穴对NMOS晶体管吸收的电子可以起到一定的中和作用，因而有助于减小粒子轰击NMOS晶体管所产生的单粒子瞬态脉冲宽度。当粒子轰击PMOS晶体管时，由于NMOS晶体管距离PMOS晶体管很近，NMOS晶体管吸收了部分电子，这部分电子对PMOS晶体管吸收的空穴可以起到一定的中和作用，因而有助于减小粒子轰击PMOS晶体管所产生的单粒子瞬态脉冲宽度；此外，由于N阱接触与PMOS晶体管间距很小，PMOS晶体管附近的阱电势得以保持稳定，这有效地抑制了PMOS晶体管的寄生双极放大效应，从而也有助于减小粒子轰击PMOS晶体管所产生的单粒子瞬态脉冲宽度。

采用本发明可以达到以下技术效果：可以增强同一逻辑门内部PMOS晶体管和NMOS晶体管之间的电荷共享，且会削弱PMOS晶体管受到粒子轰击时所引发的寄生双极放大效应，对粒子轰击PMOS晶体管和粒子轰击NMOS晶体管均具有抗单粒子瞬态加固效果。

附图说明

图1(a)为常规的非门版图，图1(b)为本专利提出的非门版图。

图2(a)为常规的与非门版图，图2(b)为本专利提出的与非门版图。

图3(a)为常规的或非门版图，图3(b)为本专利提出的或非门版图。

图4为本发明总体流程图。

图5为常规非门版图转变为本发明非门版图的流程示例图。

具体实施方式

CMOS集成电路的逻辑门种类多样，但它们都由PMOS晶体管和NMOS晶体管组成，本发明从原理上对所有CMOS集成电路逻辑门都有单粒子瞬态抑制效果。下面以CMOS集成电路中常见的三种逻辑门(非门、与非门、或非门)为例说明本发明的实施方法与单粒子瞬态抑制结果。

图1中N阱、N掺杂、P掺杂、有源区、金属和多晶硅的图样对图2、图3和图5也适用。在图1、图2和图3中，NC为N阱接触，PT为PMOS晶体管，NT为NMOS晶体管，PC为衬底接触，A、A1和A2为输入，Z为输出。

图1为常规的非门版图和本发明提出的非门版图的对照图，图1(a)为常规的非门版图，图1(b)为采用本发明对图1(a)所示非门版图进行加固后的非门版图。

图2为常规的与非门版图和本发明提出的与非门版图的对照图，图2(a)为常规的与非门版图，图2(b)为采用本发明对图2(a)所示与非门版图进行加固后的与非门版图。

图3为常规的或非门版图和本发明提出的或非门版图的对照图，图3(a)为常规的或非门版图，图3(b)为采用本发明对图3(a)所示或非门版图进行加固后的或非门版图。

在常规的逻辑门版图中，PMOS晶体管PT和NMOS晶体管NT间距较大，两者之间的电荷共享效应较为微弱。在采用本发明设计的版图中，PMOS晶体管PT和NMOS晶体管NT间距最小，两者之间的电荷共享最为强烈。而且，在该版图中，PMOS晶体管PT和N阱接触NC间距最小，这不仅可以减小逻辑门版图高度，还能有效地抑制寄生双极放大效应。

图4为本发明总体流程图，本发明包括以下步骤：

第一步，断开集成电路版图中PMOS晶体管与NMOS晶体管之间的金属连接和多晶连接、PMOS晶体管与N阱接触之间的金属连接、NMOS晶体管与衬底接触之间的金属连接。

第二步，将PMOS晶体管绕该PMOS晶体管的质心顺时针旋转90度，将NMOS晶体管绕该NMOS晶体管的质心逆时针旋转90度。

第三步，将PMOS晶体管和NMOS晶体管相互靠近直至两者间距达到半导体代工厂提供的设计规则所允许的最小间距。

第四步，将N阱接触向PMOS晶体管移动直至N掺杂与PMOS晶体管有源区接触，将衬底接触向NMOS晶体管移动直至P掺杂与NMOS晶体管有源区接触。

第五步，将PMOS晶体管有源区向N阱接触有源区延伸直至两者接触，将NMOS晶体管有源区向衬底接触有源区延伸直至两者接触。

第六步，将第一步断开的集成电路版图中晶体管与晶体管之间的多晶连接和金属连接、晶体管与N阱接触之间的金属连接、晶体管与衬底接触之间的金属连接进行恢复。

图5为将图5(a)所示常规非门版图转变为图5(g)所示本发明非门版图的流程示例图，具体流程为：

第一步如图5(b)所示，断开常规非门版图中PMOS晶体管与NMOS晶体管之间的金属连接(图5(a)B处)和多晶连接(图5(a)C处)、PMOS晶体管与N阱接触接触之间的金属连接(图5(a)A处)、NMOS晶体管与衬底接触之间的金属连接(图5(a)D处)。

第二步如图5(c)所示，将PMOS晶体管绕该PMOS晶体管的质心(图5(b)E处)顺时针旋转90度，将NMOS晶体管绕该NMOS晶体管的质心(5(b)F处)逆时针旋转90度。

第三步如图5(d)所示，将PMOS晶体管和NMOS晶体管相互靠近直至两者间距达到半导体代工厂提供的设计规则所允许的最小间距。

第四步如图5(e)所示，将N阱接触向PMOS晶体管移动直至N掺杂与PMOS晶体管有源区接触，将衬底接触向NMOS晶体管移动直至P掺杂与NMOS晶体管有源区接触。

第五步如图5(f)所示，将PMOS晶体管有源区向N阱接触有源区延伸直至两者接触，将NMOS晶体管有源区向衬底接触有源区延伸直至两者接触。

第六步如图5(g)所示，将第一步断开的集成电路版图中晶体管与晶体管之间的多晶连接和金属连接、晶体管与N阱接触之间的金属连接、晶体管与衬底接触之间的金属连接进行恢复。

利用北京原子能科学研究院的HI-13串列加速器进行粒子辐照测试，粒子垂直于芯片表面入射，实验在真空环境下进行。实测得到常规非门、与非门、或非门和本发明提出的非门、与非门、或非门平均单粒子瞬态脉冲宽度，如表1所示。在Cl离子轰击下，常规的非门、与非门、或非门中的平均单粒子瞬态脉冲宽度为316.67ps、341.21ps、308.80ps，而采用本发明的非门、与非门、或非门的平均单粒子瞬态脉冲宽度为257.60ps、286.35ps、241.70ps，本发明的非门、与非门、或非门的平均单粒子瞬态脉冲宽度比常规的非门、与非门、或非门中的平均单粒子瞬态脉冲宽度减小18.7％、16.1％、21.7％。在Ge离子轰击下，常规的非门、与非门、或非门的平均单粒子瞬态脉冲宽度为401.66ps、377.83ps、355.26ps，而采用本发明的非门、与非门、或非门的平均单粒子瞬态脉冲宽度为300.05ps、346.74ps、298.23ps，本发明的非门、与非门、或非门的平均单粒子瞬态脉冲宽度比常规的非门、与非门、或非门中的平均单粒子瞬态脉冲宽度减小25.3％、8.2％、16.1％。可见，采用本发明的逻辑门相比常规逻辑门具有一定的单粒子瞬态抑制效果，适合应用于航空、航天等领域。

表1常规逻辑门和采用本发明的逻辑门的平均单粒子瞬态脉冲宽度

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