氧化物半导体晶体管的制作方法

本发明涉及一种可用于显示器像素元件的氧化物半导体晶体管。

背景技术：

近来，正在加快研发通过利用氧化物半导体即非晶铟镓锌氧化物(a-igzo)的驱动元件来驱动的显示器。与此同时，不仅对显示元件驱动最基本的迁移率，而且对基于电压电流的稳定性都进行了相当的研究。

有关于此，以往基本上采用了通过利用非晶硅(a-si)的驱动元件来驱动的显示器，但目前显示器中使用基于多晶硅(poly-si)的驱动元件，其不仅具有高迁移率，而且基于电流及强电压的可靠性高，因此目前用于诸多产品中。

然而，对于所述现有的基于多晶硅的半导体薄膜晶体管，为了结晶化需要使用准分子激光退火(ela)设备，从而具有高性能的特性，此时使用的ela设备生产成本高以及需要维修费用。

因此，正在兴起对可替代所述半导体薄膜晶体管的氧化物半导体的研究。有关于此，近来正在研发一种适用氧化物半导体a-igzo的显示器，但是存在如下缺陷：迁移率为10cm²/vs以下较低，而且氧化物半导体薄膜晶体管的可靠性测试之一的正偏压温度应力(pbts)、高电流温度应力(hcts)的变动幅度大。

技术实现要素：

技术问题

为了解决如上所述的现有技术的问题，本发明的目的是提供一种氧化物半导体晶体管，其可用作具有高迁移率以及能提高基于高电流的可靠性的显示器像素元件。

本发明的另一个目的是提供一种可以低成本及简单的方法制造所述氧化物半导体晶体管的方法。

除了上述目的之外，根据本发明的示例性实施方案还可用于实现没有具体提到的其他目的。

技术方案

本发明一实施例的氧化物半导体晶体管包括：基板、位于基板上的第一栅极、位于基板及第一栅极上的栅极绝缘膜(gateinsulator)、位于栅极绝缘膜上的氧化物半导体层、位于氧化物半导体层上的蚀刻阻挡层(etchstopperlayer)、以及位于氧化物半导体层及蚀刻阻挡层上且彼此隔开的源极和漏极。

氧化物半导体层及蚀刻阻挡层包括多个岛形图案(islandpattern)，所述多个岛形图案沿第一栅极的宽度方向形成，且在第一栅极的宽度方向上沿垂直方向彼此隔开。

蚀刻阻挡层的岛形图案的宽度可等于或小于氧化物半导体层的岛形图案的宽度。

岛形图案的宽度可为1μm至10μm。

岛形图案之间的隔开距离可为1μm至5μm。

岛形图案可为2个至50个。

多个岛形图案可彼此平行。

蚀刻阻挡层可包括sio2、al2o3及sinx中的一种以上物质。

氧化物半导体层可包括铟镓锌氧化物(igzo)、锌氧化物(zno)、铟锌氧化物(izo)、铟锡氧化物(ito)、锌锡氧化物(zto)、镓锌氧化物(gzo)、铪铟锌氧化物(hizo)、锌铟锡氧化物(zito)及铝锌锡氧化物(azto)中的一种以上物质。

还可包括覆盖源极、漏极和蚀刻阻挡层的保护层(passivationlayer)及位于保护层上的第二栅极。

第一栅极和第二栅极可通过过孔(viahole)电连接。

第一栅极和第二栅极可彼此重叠。

第二栅极的截面的宽度可短于源极和漏极之间的隔开距离。

第二栅极与源极之间的隔开距离可为0.5μm至5μm，第二栅极与漏极之间的隔开距离可为0.5μm至5μm。

本发明一实施例的氧化物半导体晶体管包括：基板、位于基板上的绝缘膜、位于绝缘膜上的氧化物半导体层、位于氧化物半导体上的蚀刻阻挡层、位于氧化物半导体层及蚀刻阻挡层上且彼此隔开的源极和漏极、覆盖源极、漏极和蚀刻阻挡层的栅极绝缘膜层、以及位于栅极绝缘膜层上的栅极。

氧化物半导体层及蚀刻阻挡层包括多个岛形图案，所述多个岛形图案沿栅极的宽度方向形成，且在栅极的宽度方向上沿垂直方向彼此隔开。

栅极的截面的宽度可短于源极和漏极之间的隔开距离。

岛形图案的宽度可为1μm至10μm。

岛形图案之间的隔开距离可为1μm至5μm。

岛形图案可为2个至50个。

多个岛形图案可彼此平行。

发明效果

本发明的氧化物半导体晶体管具有高迁移率以及可提高对pbts、hcts的可靠性，从而可以提高电特性。

附图说明

图1是本发明一实施例的氧化物半导体晶体管的立体图。

图2是本发明一实施例的氧化物半导体晶体管的截面图。

图3是本发明一实施例的氧化物半导体晶体管的制造方法的整体流程图。

图4示出本发明一实施例的氧化物半导体晶体管岛形图案。

图5是示出本发明一实施例的氧化物半导体晶体管的转移特性曲线(transfercurve)及电流曲线(outputcurve)的曲线图。

图6示出根据本发明一实施例的氧化物半导体晶体管的岛形图案结构的基于阈值电压(vth)及摆幅(swing)的特性曲线和岛形图案。

图7是分别示出本发明一实施例的氧化物半导体晶体管的施加正电压(+20v)和60℃温度时以及施加漏极电流(100μa)和60℃温度时的电特性的曲线图。

图8及9是本发明另一实施例的氧化物半导体晶体管的截面图。

图10是本发明另一实施例的氧化物半导体晶体管的制造方法的整体流程图。

图11是根据本发明一实施例适用于lcd面板和amoled面板时的模式图。

图12至图15示出本发明另一实施例的电特性。

图16分别示出本发明另一实施例的氧化物半导体晶体管的施加正电压(+20v)和60℃温度时以及施加漏极电流(100μa)和60℃温度时的电特性。

具体实施方式

参照附图详细描述本发明实施例，以使本发明所属领域的普通技术人员容易实施本发明。本发明能够以各种不同方式实施，并不限于本文所述的实施例。为了清楚地描述本发明，附图中省略了无关的部分，整篇说明书中相同或类似的组件采用了相同的附图标记。另外，对于众所周知的公知技术，省略了其详细描述。

在整篇说明书中，某一部分“包括”或“包含”某一组件时，在没有特别相反的记载的情况下表示可进一步包括其他组件，而非排除其他组件。

如图1所示，本发明一实施例的氧化物半导体晶体管100可由基板102、第一栅极104、栅极绝缘膜106、氧化物半导体层108、蚀刻阻挡层111、源极112、漏极114组成。

本发明的氧化物半导体晶体管100可为氧化物半导体薄膜晶体管(tft：thinfilmtransistor)。

本发明的基板102可采用玻璃(glass)、塑料或石英材料。

本发明的第一栅极104位于基板102上，可具有一定面积。第一栅极104可包括金属材料，例如可包括钼(mo)。

氧化物半导体晶体管100包括依次层叠的第一栅极104、栅极绝缘膜106、氧化物半导体层108、以及蚀刻阻挡层111。

栅极绝缘膜106可包括氧化物或金属氧化物，例如可包括硅氧化物(siox)。

氧化物半导体层108位于栅极绝缘膜106上。氧化物半导体层108可包括铟(in)，而且可包括铟镓锌氧化物(igzo)、锌氧化物(zno)、铟锌氧化物(izo)、铟锡氧化物(ito)、锌锡氧化物(zto)、镓锌氧化物(gzo)、铪铟锌氧化物(hizo)、锌铟锡氧化物(zito)及铝锌锡氧化物(azto)中的任何一种物质。

如图1及图2(b)所示，蚀刻阻挡层111可与氧化物半导体层108平行地位于氧化物半导体层108上。而且，如图2(d)所示以垂直于半导体沟道(channel)的截面表示时，蚀刻阻挡层111可平行地形成为与氧化物半导体层108相同的图案。

蚀刻阻挡层111可为氧化物或金属氧化物，例如可包括sio2、al2o3及sinx中的任何一种物质。

如图2(a)及(c)和图4(b)所示，氧化物半导体层108及所述蚀刻阻挡层111可包括多个岛形图案。岛形图案为两个以上的图案，分别可具有相同的宽度，各图案之间的隔开距离可相同。只是，各岛形图案也可以具有不同宽度，各岛形图案之间的隔开距离也可以不同。

岛形图案的宽度可为约1μm至约10μm，优选可为约1μm至约5μm。只是，多个岛形图案可形成为总宽度小于源极112及漏极114的宽度(图4)。但，多个岛形图案的宽度可大于第一栅极104的宽度。也就是说，岛形图案可形成为宽于源极112及漏极114的隔开距离且与源极112及漏极114部分重叠。

多个岛形图案之间的隔开距离可为1μm至5μm。如图4(b)所示，岛形图案及隔开距离包括在内的岛形图案的总宽度(totalwidth)可具有约100至约110μm的范围。将岛形图案的总宽度(totalwidth)保持在100至110μm的范围，且减小各岛形图案的宽度和岛形图案之间的隔开距离，以增加岛形图案的数量，从而可以提高氧化物半导体晶体管100的电特性。关于电特性的提高，在下面进行描述(参见对图5至图7的描述)。

蚀刻阻挡层111的岛形图案可位于氧化物半导体层108的岛形图案上。氧化物半导体层108和蚀刻阻挡层111的岛形图案可具有相同的宽度和图案之间的隔开距离。只是，如图4所示，蚀刻阻挡层111的岛形图案的宽度可小于氧化物半导体层108的岛形图案的宽度，而截面形状可以平行，如图2(b)和(d)所示。

氧化物半导体层108及蚀刻阻挡层111的岛形图案可为多个，如图2及图4所示配置成彼此平行且在源极112及漏极114的宽度方向上彼此平行地形成。

岛形图案的数量为2个至50个，而且可形成为具有相同的图案宽度及隔开距离。如图4(a)所示，本发明通过使用与没有岛形图案而包括一个氧化物半导体层108的现有氧化物半导体晶体管相同数量的掩膜来形成2个以上的岛形图案，从而改善了后述的电特性，并通过实验确认到形成20个至50个岛形图案时显示出最佳的电特性。

源极和漏极可覆盖氧化物半导体层108的侧部和上部及所述蚀刻阻挡层111且隔开形成。此时，源极112及漏极114可形成为以蚀刻阻挡层111的中心轴为界具有一定的隔开距离。即，源极112及漏极114可形成为具有与蚀刻阻挡层111上面的开放空间一样大的隔开距离且平行。源极112及漏极114可包括金属材料，例如可适用钼(mo)。

如图2所示，实施例的氧化物半导体晶体管100还可包括保护层116，所述保护层116在源极112、漏极114、蚀刻阻挡层111及栅极绝缘膜106上。

保护层116可包括氧化物或金属氧化物，例如可包括硅氧化物(siox)。

图9及图10为另一实施例，图中示出包括第二栅极120的实施例。在进行描述时省略了前述部分，以避免重复描述。

如图9及图10所示，氧化物半导体晶体管100还可包括保护层116，所述保护层116在源极112、漏极114及蚀刻阻挡层111上，穿过该保护层116像素电极118、119可分别与源极112及漏极114电连接。通过这种电连接像素电极118、119起到将源极112及漏极114与显示元件用氧化物半导体晶体管100的外部其他组件电连接的作用。像素电极118、119可包括金属材料，例如可包括钼(mo)。

氧化物半导体晶体管100还可包括第二栅极120，所述第二栅极120在保护层116上。第二栅极120可形成为与第一栅极104的位置相对应。而且，如图9所示，第二栅极120的截面宽度可大于源极112和漏极114的截面隔开距离。另外，如图10所示，第二栅极120的截面宽度可小于源极112和漏极114的截面隔开距离。

此时，将源极112和漏极114末端与第二栅极120末端的隔开宽度大小的间距定义为隔开间距124。

如图9所示，第二栅极120的截面宽度大于源极112和漏极114的截面隔开距离时，即没有隔开间距124时，第二栅极120与源极112和漏极114之间可能会产生寄生电压，因此具有高性能的电特性的氧化物半导体晶体管的特性可能会降低。相比之下，如图10所示，第二栅极120的截面宽度小于源极112和漏极114的截面隔开距离时，可以最大限度地避免第二栅极120与源极112及漏极114之间产生寄生电压，从而可以获得高性能的电特性。第二栅极120的宽度可为1.5μm以上，并且可具有1.5μm至10μm的范围。隔开间距124优选为0.5μm至5μm。

如上所述，保护层116上设置第二栅极120且对第一栅极104和第二栅极120施加相同的电压时，可以增加形成于氧化物半导体层108的沟道的形成宽度。因此，不仅可以增加流过源极112和漏极114的电流量，而且在针对正电压、负电压及光的可靠性测试中可以达到稳定化。由此，本发明的显示元件用氧化物半导体晶体管100的电特性可以得到提高。

第二栅极120可包括能遮光的金属材料或能透光的透明金属材料。

本发明还可包括电连接所述第一栅极104和第二栅极120的连接电极(未图示)。连接电极可以起到对第一栅极104和第二栅极120施加相同电压的作用。如此，可通过一个连接电极同时对第一栅极104和第二栅极120施加电压，因此可具有简单结构不需要额外装置，而且可以同时形成连接电极和第二栅极120，从而还可以提高制造工艺上的生产性。

另外，可以省略所述第一栅极104，而仅形成第二栅极120。

下面参照图5至图7对本发明一实施例的显示元件用氧化物半导体晶体管100的电特性进行描述。

图5是示出基于岛形图案数量及隔开距离的转移特性曲线及电流曲线的曲线图。从图5的(a)及(b)可以确认，将隔开距离固定为1.5μm而改变岛形图案单个宽度时，岛形图案单个宽度越小(岛形图案的数量越多)，tft的转移特性及输出特性变得越好。从图5的(c)及(d)可以确认，岛形图案单个宽度固定为3μm时，隔开距离越小(岛形图案的数量越多)，tft的转移特性及输出特性变得越好。

图6示出基于岛形图案数量的阈值电压及摆幅。从图6的(a)、(b)及(c)可以确认，将隔开距离固定为1.5μm而改变岛形图案单个宽度时，岛形图案的单个宽度越小(岛形图案的数量越多)，tft的亚阈值摆幅(subthresholdswing)变小，迁移率(mobility)变大。从图6的(d)、(e)及(f)可以确认，岛形图案单个宽度固定为3μm时，隔开距离越小(岛形图案的数量越多)，tft的亚阈值摆幅变小，迁移率变大。

图7是示出根据本发明一实施例的施加正电压(+20v)时以及施加漏极电流(ids＝100μm)时的分别在60℃的卡盘(chuck)温度下的电特性的曲线图。对比图7的(a)、(b)可以确认，岛形图案为1个时((a))，随着正偏压(positivebias)应力时间变长，tft的特性变差，而岛形图案为多个时(岛形图案宽度为4μm，隔开距离为1.5μm，包括岛形图案的氧化物半导体层的宽度为100μm((b))时)，即使长时间施加正偏压应力，特性也不会改变。图7的(c)、(d)示出基于大电流应力(highcurrentstress)的岛形图案为1个时及多个时的tft特性变化，从图中可以确认，与图7的(a)、(b)的结果相同。另外，图7的(e)、(f)是将用于测量tft的转移特性的电压扫描(voltagesweep)以-40v→+40v以及连续地以+40v→-40v进行测量时的tft的转移特性迟滞(hysteresis)曲线图，从图中可以确认，岛形图案为1个时，vth变化为约1.2v，而岛形图案为多个时，vth变化为0.18v，几乎没有发生变化。

图12的(a)是lcd面板中插入1个氧化物半导体晶体管的视图，且示出了第一栅极和第二栅极与驱动单元线路的电连接。图12的(b)是amoled面板中插入2个氧化物半导体晶体管的视图，且示出了开关(switching)晶体管其第一栅极和第二栅极与驱动单元线路连接，驱动(driving)晶体管其第一栅极和第二栅极与开关晶体管的其余线路部分电连接。因此，可由相应的晶体管组成。

下面参照图12至图16进一步详细地描述本发明另一实施例的显示元件用氧化物半导体晶体管的图9及图10所示结构的电特性。

图12是图8的本发明另一实施例的形成有岛形图案的氧化物半导体晶体管100的双栅极的转移特性曲线及电流曲线的曲线图，且示出了分别将第二栅极接地(0v)(bottomsweep)或者第一栅极104接地(0v)(topsweep)以及双栅极电连接(dualsweep)后测量的结果。从图12可知，如所述图5至图7的单(single)栅极结构，流过漏极114的电流的最大值增加。即，岛形图案数量越多，随着实际岛形图案的宽度减小电特性得到提高。

图13是将基于图12的底部扫描(bottomsweep)、顶部扫描(topsweep)、双重扫描(dualsweep)的转移特性曲线的迁移率及阈值电压、摆幅按照岛形图案数量示出的曲线图，从图中可以确认，相对于单栅极结构，显示出均匀性高的结果，而且与单栅极结构相同，岛形图案的数量越多显示出高迁移率。

图14及图15是图9的本发明另一实施例的形成有岛形图案的氧化物半导体晶体管100的偏置双栅极(offsetdualgate)的底部扫描、顶部扫描、双重扫描的转移特性曲线及电流曲线的测量曲线图。在偏置双栅极结构中也是岛形图案数量越多，随着实际岛形图案的宽度减小电特性得到提高。

图15是将基于图14的底部扫描、顶部扫描、双重扫描的转移特性曲线的迁移率及阈值电压、摆幅按照岛形图案数量示出的曲线图，从图中可以确认，在偏置双栅极结构中也显示出优秀的均匀性，而且与单栅极结构相同，岛形图案数量越多显示出高迁移率。

图16是根据图8的本发明另一实施例的施加正电压(+20v)时以及施加漏极电流(ids＝100μm)时的分别在60℃的卡盘温度下的双重扫描的电特性的曲线图，从图中可知，在高温下也显示出基于电压和电流的可靠性非常稳定的半导体特性。即，通过使用形成有岛形图案的晶体管，不仅显示出高迁移率，而且显示出优秀的可靠性。

下面对图3和图10所示的本发明一实施例的氧化物半导体晶体管的制造方法进行描述。

步骤s302是在基板102上形成第一栅极104的步骤，第一栅极104可通过如下方法形成：在基板102上沉积栅极并形成光刻胶图案后，以光刻胶图案为掩膜选择性地蚀刻出第一栅极104，即进行图案化。

步骤s304是在第一栅极104上依次沉积栅极绝缘膜106、氧化物半导体层108及蚀刻阻挡层111的步骤。

步骤s306是在蚀刻阻挡层111上形成岛形图案的步骤，在形成岛形图案时，可通过利用nf3等离子的干蚀刻(dryetch)来形成。

步骤s308是对氧化物半导体层108及栅极绝缘膜106进行蚀刻以形成图案的步骤。此时，氧化物半导体层108也可以使用与所述蚀刻阻挡层111相同的掩膜并形成为相同的岛形图案结构。

步骤s310是在栅极绝缘膜106、氧化物半导体层108及蚀刻阻挡层111上形成源极112及漏极114的步骤。

步骤s312是在源极112及漏极114上形成保护层116的步骤。

步骤s314是在保护层116上形成像素电极118、119的步骤。

步骤s316是在形成像素电极118、119后形成保护层的步骤。

以上对本发明的优先实施例进行了详细描述，但本发明的权利范围不限于此，利用权利要求书中定义的本发明的基本概念所进行的各种变更及改进也属于本发明的权利范围。