SOI存储器件的制作方法

本发明通常涉及集成电路和半导体器件的领域，更具体地，涉及soi闪存器件的制造。

背景技术：

诸如cpu、储存器件、专用集成电路(asic)等的先进集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。在各种电子电路中，场效应晶体管代表實質决定集成电路性能的一种重要类型的电路元件。通常，目前有多个处理技术用于形成场效应晶体管(fet)，其中，对于许多类型的复杂电路，mos技术目前是最有希望的方法之一，因为就操作速度和/或功耗和/或成本效率而言此技术有卓越的特性。在使用例如cmos技术来制造复杂集成电路时，在包括晶体半导体层的衬底上形成数百万个n沟道晶体管和p沟道晶体管。此外，在许多应用中，需要包括晶体管器件的闪存器件。

闪速存储器(例如，flasheprom或flasheeprom)是由存储器单元(器件)阵列所形成的半导体器件，其中每个单元具有浮栅晶体管。闪存芯片分为两大类，即具有所谓“nor”结构的那些和具有所谓“nand”结构的那些。数据可以写入到阵列内的每个单元，但以单元格块的形式擦除数据。每个浮栅晶体管包括源极、漏极、浮置栅极和控制栅极。例如，在嵌入式闪存应用中，浮置栅极使用沟道热电子来进行从漏极的写入，和使用隧道效应(tunneling)来进行从源极的擦除。在nand存储器的上下文中，通常使用fowler-nordheim注入。

连接阵列的一行中的每个单元中的每个浮置栅极的源极以形成源极线。在嵌入式存储器解决方案中，在逻辑器件附近提供存储器单元，尤其，与逻辑器件一起在单个(单片)硅衬底上。闪存器件用于许多应用中，包括手持式计算设备、无线电话和数码相机，还有汽车应用。为了使闪存芯片的各别存储元件能够保持它们被编程的物理状态，各个存储器区域必须与其相邻区域隔离，通常通过浅沟槽隔离。

用于嵌入式存储器单元架构的各种单栅极和隔离栅极解决方案在本领域中是已知的。为了示例的目的，图1示出了本领域的嵌入式超闪速单元。在其中形成源极/漏极区域12的半导体衬底11上形成该单元。该单元包含浮置栅极13、控制栅极14、擦除栅极15和由字线形成的选择栅极16。所有栅极可以由多晶硅制成，并且它们被多层绝缘结构17覆盖。多层绝缘结构17包括形成在栅极的顶部和侧壁上的间隔结构的部分。浮置栅极13形成在浮置栅极氧化物层18上，并且其通过隧道氧化物层18a与擦除栅极15分离，隧道氧化物层18a可以由与浮置栅极氧化物层18相同的材料形成。控制栅极14和浮置栅极13通过隔离层19彼此分离，例如设置加成强浮置栅极13和控制栅极14之间的电容耦合的氧化物-氮化物-氧化物(ono)层。

然而，尽管在具有硅-氮氧化物栅极电介质的场效应晶体管(fet)的制造背景中可以可靠地实现闪存单元集成，但是在用于形成fet(并且例如包括高k金属栅极晶体管器件的形成)的cmos技术中的闪存单元的集成仍然是具有挑战性的问题。特别地，在完全耗尽绝缘体上硅(fdsoi)互补金属氧化物半导体(cmos)制造技术的背景中，将非易失性存储单元协整为闪存单元需要许多额外的沉积和掩蔽步骤，由此显着增加了整体处理和制造成本的复杂性。

鉴于上述情况，本发明提供了一种形成包含在(fd)soi技术内集成的闪存器件的半导体器件的技术，与本领域相比，具有较少处理步骤。此外，提供了包含根据本发明的制造方法形成的闪存件的半导体器件。

技术实现要素：

以下给出本发明的简化概述以提供对本发明的某些方面的基本理解。本发明内容并非本发明的详尽概述。它不是为了识别本发明的关键或重要要素或描述本发明的范围。其唯一目的是以简化的形式呈现一些概念，作为稍后讨论的更详细描述的序言。

一般而言，本文公开的主题涉及半导体器件的制造，例如fdsoi半导体器件，其包含存储器件，特别是非易失性闪存器件，和fet。fet可以是包含在高k电介质层上形成的fet栅极电极的hkmgfet。fet栅极可以包含金属材料和形成在金属材料上的多晶硅材料。由于本文公开的特定制造技术，存储器件的形成可以集成在fdsoi制造的工艺流程中。

提供一种制造半导体器件的方法，其包括下列步骤：提供绝缘体上硅(soi)衬底，特别是fdsoi衬底，该soi衬底包含半导体本体衬底、形成在半导体本体衬底上的掩埋氧化物层和形成在掩埋氧化物层上的半导体层，和在soi衬底上形成存储器件，包括从所述半导体层的一部分形成浮置栅极，在所述浮置栅极上形成绝缘层(多晶硅间电介质层)，并在所述绝缘层上形成控制栅极。

存储器件的形成可以集成在形成fet的fdsoi工艺流程中。特别地，绝缘层可以在形成fet的栅极电极之前形成，并且可以设置为氧化物-氮化物-氧化物层。

此外，提供了一种制造半导体器件的方法，包括以下步骤：在soi衬底之上和之中形成闪存器件，其包含半导体本体衬底，形成在半导体本体衬底上的掩埋氧化物层和形成在半导体本体衬底上的半导体层，并且在soi衬底上形成晶体管器件。形成晶体管器件包括在soi衬底上方形成栅极电极。形成闪存器件包括：a)从半导体层的一部分形成浮置栅极；b)在形成栅极电极之前在半导体层上方形成绝缘层；和c)在绝缘层上形成控制栅极。

此外，提供一种半导体器件，其包括：(fd)soi衬底，其包含半导体本体衬底、形成在半导体本体衬底上的掩埋氧化物层和形成在掩埋氧化物层上的半导体层；存储器件，其包含由半导体层的一部分制成的浮置栅极、形成在浮置栅极上的绝缘层(多晶硅间电介质层)、以及形成在绝缘层上的控制栅极。

附图说明

本发明可以通过参考结合附图的以下描述理解，附图中类似的参考标记表示类似的元件，并且其中：

图1示出了本领域的存储器件；

图2示出了根据本发明的示例性处理的流程图；

图3显示了ono形成过程的细节，该过程是图2中所示的过程流程的一部分；

图4是示出根据本发明的示例的包含具有单个控制栅极和晶体管器件的存储器件的半导体器件的平面图；

图5是示出根据本发明的示例的包括具有切片控制栅极和晶体管器件的存储器件的半导体器件的平面图；

图6a-6b是类似于图4所示的半导体器件的半导体器件的横截面图；和

图7示出了根据本发明的另一示例的半导体器件，其中通过第一金属化层制造存储器件的浮置栅极和读/写栅极的电连接。

虽然本文公开的主题容易有各种修改和替代形式，但是其具体实施例已经通过附图举例的方式示出，并且在此详细描述。然而，应当理解，这里对具体实施例的描述并不意图将本发明限制于所公开的特定形式，相反的，其目的在于涵盖落入由所附权利要求限定的本发明的精神和范围内的所有修改、等同物、和替代物。

具体实施方式

下面描述本发明的各种说明性实施例。为了清楚起见，在本说明书中不描述实际实现的所有特征。当然应该理解，在任何这样的实际实施例的开发中，必须进行许多实现特定的决定以实现开发者的特定目标，例如符合与系统相关的和与业务相关的约束，这对于不同实现会有所不同。此外，应当理解，这样的发展努力可能是复杂和耗时的，但是对于受益于本发明的本领域普通技术人员来说，这将是常规的任务。

现在将参考附图描述本公开。为了说明的目的，附图中仅示意性地描绘各种结构、系统、和器件，并且不以本领域技术人员熟知的细节来模糊本公开的内容。然而，包括附图以描述和解释本公开的说明性示例。本文使用的单词和短语应被理解和解释为具有与相关领域的技术人员对这些单词和短语的理解一致的含义。没有术语或短语的特定定义(即与本领域技术人员所理解的普通或习惯意义不同的定义)是意图通过本文中的术语或短语的一致使用来暗示。在术语或短语意图具有特殊含义(即非本领域技术人员所理解的意义)的程度上，这种特殊定义将以定义的方式在说明书中明确地表达，直接且毫不含糊地提供术语或短语的特殊定义。

如本文所使用的，当参考半导体器件的结构时，可能使用空间参考“顶部”、“底部”、“上(upper)”、“下(bottom)”、“垂直”、“水平”等。意图仅以教导为目以与附图一致的方式使用这些参考，并且不意图作为半导体器件结构的绝对参考。例如，可以以与附图中所示的取向不同的任何方式空间定向fet或存储器件。当参照附图时，“垂直”用于表示与半导体层表面垂直的方向，且“水平”用于表示与半导体层表面平行的方向。“上”是指远离半导体层的垂直方向。位于另一个元件“上方(above)”(“下方(below)”)的一个元件与该另一个相比是在更远离(更靠近)半导体层表面的位置。

大致上，这里描述了其中可以形成n沟道晶体管和/或p沟道晶体管和存储单元的制造技术和半导体器件。该制造技术可以集成在cmos制造工艺中。对于在完整阅读过本申请的本领域技术人员显而易见的是，本方法原理上可应用于各种技术，例如nmos、pmos、cmos等，并且原则上易于应用于各种器件，包括但不限于逻辑器件、存储器件、sram器件等。本文描述的技巧和技术可以用于制造mos集成电路器件，包括nmos集成电路器件、pmos集成电路器件、和cmos集成电路器件。特别地，结合任何形成用于集成电路(包括平面和非平面集成电路)的栅极结构的半导体器件制造工艺使用本文描述的工艺步骤。虽然术语“mos”正确是指具有金属栅极电极和氧化物栅极绝缘体的器件，但是该术语在整份申请书中上是指包括导电栅极电极(无论是金属或其它导电材料)的任何半导体器件，该导电栅极电极定位在栅极绝缘体(无论是氧化物还是其他绝缘体)上，而其又被定位在半导体衬底之上。

本发明通常提供用于在例如(fd)soi处理之内形成逻辑器件和存储器单元的技术。特别地，在一个示例中，提供集成在形成高k电介质-多(poly)栅极fet或高k电介质-金属-多栅极fet的工艺流程中的存储器件(单元)的制造技术。存储单元可以是或包括闪速存储器，浮体储存晶体管，flasheprom或flasheeprom等。

图2示出了本文提供的制造技术的一示例的流程图。通过适当的本体(bulk)处理51提供soi(绝缘体上半导体)衬底。soi衬底可以包括半导体本体衬底，形成在半导体本体衬底上的掩埋氧化物(box)层和形成在box层上的半导体层(或所谓的有源层)。因为由于在过去几十年中增进的可用性和成熟的工艺技术，可以在硅的基础上量产形成高集成密度的半导体器件的缘故，半导体层可以包括大量的硅。然而，可以使用任何其它合适的半导体材料，例如，含有其它等电子(iso-electronic)成份，如锗，碳，硅/锗，硅/碳，其它ii-vi或iii-v半导体化合物的硅基材料。

soi衬底的box层可以包括(二)氧化硅或硼硅酸盐玻璃或硼磷硅玻璃(bpsg)。box层可以由不同的层组成，并且不同层之一可以包含bpsg或包含硼或磷的sio2-化合物。半导体本体衬底可以包含硅，或由其组成，特别是单晶硅。可以使用其它材料来形成半导体本体衬底，例如锗、硅锗、磷酸镓、砷化镓等。例如，半导体层的厚度可以在5-30nm的范围内，特别是5-15nm，并且box层的厚度可以在10-50nm，特别是10-30nm，更特别是15-25nm的范围内。

双沟道形成52导致n沟道和p沟道晶体管器件的沟道区域的形成。原则上，双沟道形成可以包含，如本领域已知的，在soi衬底之上和/或之中形成的应力半导体材料，例如sige。为了形成多个浅沟槽隔离(sti)区域，将sti模块用于sti处理53。sti将指定用于形成逻辑器件的区域，特别是fet，即逻辑区域，和指定用于形成存储器单元的区域(即(闪速)存储区域)分开。可以通过蚀刻穿过soi衬底的半导体层和box层以及在半导体本体衬底中的开口来形成sti区域，并且通过一些绝缘材料(例如一些氧化物材料)来填充该开口。

通过适当地植入n型和p型掺杂剂在半导体本体衬底中进行阱形成54。在soi衬底上形成氧化物层55。可以通过热氧化或通过大气压或低压化学气相沉积(lpcvd)工艺形成氧化物层，并且其可以包含用作栅极电介质和/或隧道氧化物的高电压氧化物。

根据本发明，在栅极堆叠57形成之前执行ono形成56。ono的形成导致在soi衬底上形成隔离层，例如氧化物-氧化物-氧化物(ono)层，设置该隔离层以增强要形成的存储器件的浮置栅极和控制栅极之间的电容耦合。而在下文中，组成多晶硅间(interpoly)电介质的隔离层称为ono层，可以制成不同的隔离层，例如可以由氮氧化硅或一些氧化物形成。

在图3中示出ono形成56的一些细节。ono形成56可包括沉积蚀刻停止层61，接者在soi衬底上沉积ono层62。随后，除了要形成存储器件的控制栅极的区域之外，从逻辑区域和存储区域的所有区域中去除ono层63。蚀刻停止层有助于ono层的去除。随后，去除蚀刻停止层64。然而，蚀刻停止层的使用仅仅是任选的。

回到图2中所示的工艺流程，在完成ono形成56之后执行多层栅极堆叠形成57。栅极堆叠形成57提供在逻辑区域中晶体管器件的栅极电极的形成，还有在存储器区域中的存储器件的栅极的形成。特别地，在逻辑区域中，栅极堆叠形成57可以包含形成例如具有介电常数k>5、k>0、或k>13的高k电介质层，其可以包括过渡金属氧化物，例如氧化铪、二氧化铪和铪硅-氮氧化物中的至少一种。可以在高k电介质层上形成功函数调整层，并且其可以包括氮化钛(tin)或本领域已知的任何其它合适的功函数调节金属或金属氧化物。此外，栅极堆叠可以包含金属栅极层和/或多晶硅层。金属栅极层例如包含可以包括al、aln或tin的多个层。特别地，金属栅极层可以包括功函数调节材料，其包含适当的过渡金属氮化物，例如来自元素周期表中的基团4-6的过渡金属氮化物，包括例如氮化钛(tin)、氮化钽(tan)、氮化铝钛(tialn)，氮化钽铝(taaln)、氮化铌(nbn)、氮化钒(vn)、氮化钨(wn)等，厚度约为1-60nm，即功函数调整层可以集成在金属栅极层中。然而，根据特定的设计方案，可以形成通过蚀刻可以从其获得栅极电极的纯硅层。

通过适当的光刻处理和蚀刻，从栅极堆叠形成栅极58。侧壁间隔件可以形成在(逻辑)栅极的侧壁处。侧壁间隔件可以包括二氧化硅和/或氮化硅。通过随后在栅极的侧壁上外延生长或沉积的各层并适当地蚀刻它们，可以以多层形式提供侧壁间隔件。

可以接著进行一些后栅极处理59，其包括掺杂剂的注入和退火处理以形成源极/漏极区域，源极/漏极延伸区域等。后栅极处理可以包括形成在soi应用中的源极/漏极区域，源极/漏极延伸区域和晕圈区域。可以接著进行源极/漏极区域和/或逻辑栅极的硅化和进行线后端(back-end-of-line)处理。

通过图2和图3所示的工艺流程，特别地，可以形成包括多个存储器件和晶体管器件的nor或nand存储单元。

在图4-7中示出可以根据上述示例性工艺流程形成的半导体器件。图4和图5是根据本发明的半导体器件的两个替代示例的平面图。图4中所示的半导体器件100包含由绝缘层130围绕的闪存器件110和fet120，所述的绝缘层130可以是soi衬底的掩埋氧化物层。在图4的平面图中，示出了硅化控制栅极111和一部分的存储器件110的浮置栅极112。控制栅极111经由字线/控制电极触点113与字线(图4中未示出)接触。字线/控制电极触点113以及下面提及的所有其它电触点是由导电材料制成，并且可以包括例如铝或钨。

此外，图4所示的半导体器件100包括硅化读/写栅极(擦除栅极)114。读/写栅极(擦除栅极)114经由矩形触点(carecs)115与浮置栅极112电接触。另外读/写栅极114可以与晶体管器件120的硅化物栅极电极121的至少一部分连续地(整体地)形成。晶体管器件120还包括硅化源极区122和硅化漏极区123。硅化源极区122通过源极触点124电连接到源极线(图4中未示出)，并且硅化漏极区123通过源极触点125电连接到位线(图4中未示出)。在此外，在图4中示出下方的半导体层150的非硅化部分。半导体层150是soi衬底的一部分，并形成在形成于半导体本体衬底上的掩埋氧化物层上(参见下面图6a、6b和7的描述)。注意到可以在晶体管器件120的硅化栅极电极121和存储器件110的读/写栅极114的侧壁处形成侧壁间隔件(图4中未示出)。

图5示出了类似于图4所示的半导体器件100'。半导体器件100'包括存储器件110'和晶体管器件120'。与图4所示的半导体器件100的存储器件110不同，图5所示的半导体器件100'的存储器件110'包括硅化的切片控制栅极111'。

图6a和6b分别示出了沿着图4的线a-a和b-b、类似于图4所示的半导体器件的横截面图。图6a中所示的半导体器件100包含形成存储器件110的存储区域m，和形成晶体管器件120的逻辑区域l。半导体器件100形成在包括半导体本体衬底140、掩埋氧化物(box)层130和半导体层150的soi衬底上。

半导体本体衬底140可以包括硅，或可由其组成，特别是单晶硅。可以使用其它材料来形成半导体本体衬底，例如锗、硅锗、磷酸镓、砷化镓等。box层130可以包含bpsg或包含硼或磷的sio2-化合物。半导体层150可以包括硅，或可由其组成，特别是晶体硅。此外，通过蚀刻穿过soi衬底的半导体层150和box层130以及在半导体本体衬底140中的开口，并且以一些绝缘材料，例如一些氧化物材料，填充该开口来形成用于电绝缘的sti区域160。注意到半导体本体衬底140可以用作存储器件110和晶体管器件120两者中的背栅极。

在存储区域m中形成的半导体层150的一部分表示/提供存储器件110的浮置栅极151。在逻辑区域l中，半导体层150提供晶体管器件120的沟道区域155。在存储区域m中，ono层170形成在半导体层150(浮置栅极层151)上。ono层170由第一氧化物层171、氮化物层172和第二氧化物层173组成。如已经参照图2和图3所示的工艺流程所描述的，根据本公开的ono层170是在晶体管器件120的栅极电极121形成之前形成。在ono层170上形成例如包含多晶硅或由多晶硅组成的控制栅极111。在控制栅极111的上表面上形成硅化物层181。另外，在浮置栅极151上形成硅化区域182。控制栅极111经由字线/控制栅极触点113与字线(图6a中未示出)接触。

图6a中所示的半导体器件100的晶体管器件120包含其上形成硅化物栅极电极121的栅极电介质201。栅极电极121可以包含多层的金属和/或(多晶)硅材料。根据示例，栅极电极121是由晶体硅制成。在栅极电极121的上表面上形成硅化物层183。晶体管器件120包含源极区域156和漏极区域157，两者均通过半导体层150的适当掺杂形成。源极区域156和漏极区域157分别被硅化物层184和185硅化。源极区域156经由触点124与源极线(图6a中未示出)接触，并且漏极区域157经由触点125与位线(图6a中未示出)接触。

在图6b中，在沿着图4的b-b线截取的横截面图中示出了半导体器件100的存储区域。图6b示出了包含例如(多晶)硅的硅化读/写栅极114。在所示的示例中，读/写栅极114形成在去除soi衬底的半导体层150的对应部分之后直接形成在box层130上的电介质层202上。在读/写栅114的上表面上形成硅化物层186。此外，图6b示出了提供用来电连接读/写栅极114和浮置栅极151的矩形触点115。

图6a和6b还示出了分别形成在栅极电极121和读/写栅极114的侧壁上的侧壁间隔件191和192(图4中未示出)。应注意，根据实际工艺流程，也可以在存储器件110的控制栅极111的侧壁上形成侧壁间隔物。此外，图6a和6b中所示的半导体器件100包含层间电介质301。层间电介质301可以由氧化物材料制成，并且可以包括二氧化硅。在层间电介质301中形成相应的触点113、115、124、125。图6a和6b中所示的全部或一些硅化物区域可以包含例如硅化镍或由硅化镍组成。

在图7中，示出了类似于图6b所示的半导体器件100。与图6b的半导体器件100的差异基本上涉及存储器件110的读/写栅极114到存储器件110的浮置栅极151的电接触的实现。图7所示的半导体器件100包括通过某绝缘层401与层间电介质301分离的第一金属化层m1。

金属结构501和502形成在另一个层间电介质302中。另一个层间电介质302可以由氧化物材料制成，并且其可以包括二氧化硅。金属结构502可以表示字线，其经由字线触点113连接到存储器件110的控制栅极111。金属结构501提供将存储器件110的读/写栅极114通过形成在层间电介质301中的触点515和517电接触到存储器件110的浮置栅极151。

结果，本发明提供了在fet的(fd)soi制造工艺流程中集成存储器件(特别是闪存器件)的形成的技术。该存储器件可以是nor或nand闪存单元的一部分。因此，与现有技术相比，可以显着地改善包含存储单元和逻辑器件的可靠操作的半导体器件的(fd)soi制造，因为显着减少了形成存储器件所需的附加沉积和掩蔽步骤的数量。特别地，存储器件可以包含(fd)soi衬底的半导体层作为浮置栅极。

上面公开的特定实施例仅是说明性的，因为本发明可以以对得到本文教导的本领域技术人员显而易见的不同但等同的方式进行修改和实施。例如，可以以不同的顺序执行上述提出的处理步骤。此外，除了如以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或修改，并且所有这些变化都被认为在本发明的范围和精神内。注意到在用来叙述本说明书和所附权利要求中的各种处理或结构的诸如“第一”、“第二”、第三”或“第四”的术语仅用作对这些步骤/结构的简写参考，并不一定意味着要以有序的序列执行/形成这样的步骤/结构。当然，根据确切的权利要求语言，可能需要或可能不需要这种过程的有序序列。因此，本文寻求的保护如权利要求所述。