本发明实施例是关于一种集成电路二维互连的方法。
背景技术：
一般而言，集成电路(integrated circuits；ICs)包含在基板上形成的各个装置，诸如晶体管、电容器等等。前段制程(Front-end-of-line；FEOL)为IC制造的第一部分，而各个装置(晶体管、电容器、电阻器等等)在晶圆中被图案化。后段制程(Back end of line；BEOL)为IC制造的第二部分，而各个装置在晶圆上与电线或金属层互相连接。它包括互连接触、金属层及晶片至包装连接的接合部位。
随着技术发展，IC特性在于相对与前一代装置的尺寸要求不断降低。然而，这种尺寸上的减小受到在装置的制造中所使用的光微影工具所限制。由光微影工具制造的特征及间距的最小尺寸取决于工具的解析能力。替代方法可存在以增大解析能力及降低最小节距(例如，特征尺寸与特征之间的间距的宽度的总和)；然而，此等方法亦不能提供足够的临界尺寸。再者，减小图案大小的方法通常效率低，例如增加装置制造的成本及时间。
技术实现要素：
根据本揭露多个实施例，一种集成电路二维互连的方法包含提供基板；在基板上方形成具有多个第一侧壁的多个介电结构，其中介电结构的至少一第一介电结构及第二介电结构彼此平行；移除第一介电结构的一部分以形成多个第二侧壁，其中移除部分具有宽度，宽度大约为临界尺寸的三倍；在第一侧壁及第二侧壁上形成间隔物；移除介电结构；在不由间隔物保护的基板的区域中形成多个沟槽，其中沟槽具有大约等于临界尺寸的宽度；以及在沟槽中设置导电材料以形成多个导线，其中导线的至少一第一导线及第二导线连接但彼此不平行。
附图说明
当结合附图阅读时，自以下详细描述很好地理解本揭示案的态样。应当注意，根据工业中惯例，各特征未按比例绘制。事实上，为了说明及论述清楚，各特征的尺寸可任意地增加或缩小。
图1A为根据一些实施例的适用于具有取向受限布局的集成电路的部分制造、示范性电互连布置的俯视图；
图1B为沿着线A-A截取的图1A的部分制造的示范性电互连布置的剖面图；
图2A为根据一些实施例的在光微影制程之后的部分制造的示范性电互连布置的俯视图；
图2B为在光微影制程之后的沿着线B-B截取的图2A的部分制造的示范性电互连布置的剖面图；
图3A为根据一些实施例的在间隔物沉积制程之后的沿着线A-A截取的图2A的部分制造的示范性电互连布置的剖面图；
图3B为根据一些实施例的在间隔物沉积制程之后的沿着线B-B截取的图2A的部分制造的示范性电互连布置的剖面图；
图4为根据一些实施例的在间隔物层移除制程之后的部分制造的示范性电互连布置的俯视图；
图5A至图5B为在间隔物移除制程之后、分别沿着线A-A及线B-B截取的图4的部分制造的示范性电互连布置的剖面图；
图6A至图6B为根据一些实施例的在介电结构移除制程之后分别沿着线A-A及线B-B截取的图4的部分制造的示范性电互连布置的剖面图；
图7A至图7B为根据一些实施例的在间隔物之间形成沟槽之后分别沿着线A-A及线B-B截取的图4的部分制造的示范性电互连布置的剖面图；
图8为根据一些实施例的在使用导电材料填充沟槽、及随后研磨及平坦化顶表面之后的部分制造的示范性电互连布置的俯视图；
图9A至图9B为根据一些实施例的在使用导电材料充填沟槽、及随后研磨及平坦化顶表面之后、分别沿着线A-A及线B-B截取的图8的部分制造的示范性电互连布置的剖面图；
图10为根据一些实施例的导线以所要角度形成的电互连布置的示范性实施例的俯视图；
图11为适用于具有取向受限布局的集成电路的形成电互连布置的示范性制程的流程图。
具体实施方式
以下揭示内容提供许多不同实施例或实例，用于实现所提供标的物的不同的特征。下文描述组件及排列的特定的实例以简化本揭示案。当然，此等仅仅为实例且不意指限制。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可设置在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。另外，本揭示内容在各实例中可重复元件符号及/或字母。此重复系出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所绘示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)，因此可同样解读本文所使用的空间相对性描述词。
如本文使用的术语“标称”指示在产品或制程的设计阶段期间设置的部件或处理操作的特征及参数的所要值或目标值，以及高于及/或低于所要值的大范围的数值。数值范围通常归因于在制造制程或公差中的轻微变化。
根据本揭露的各种实施例提供在集成电路一维(1-D)图案布局，例如金属线中产生二维(2-D)互连的方法。二维及一维的术语指电路布局的方向而非导线的厚度或宽度。当布局图案化的最小尺寸接近微影限制时，纯一维布局经常用作图案化解决方案。然而，本揭露描述的二维互连提供了在一维布局图案化中的二维图案化的自由度。具体而言，在一维图案布局的x方向上的偶数线或奇数线可经由y方向上的二维互连来连接。根据装置设计需要，二维互连可以垂直于偶数线或奇数线或以小于90度的角度连接至偶数线或奇数线。根据本揭露的方法将当前可用的一维图案布局的解析能力扩大至二维图案化。根据本揭露的各种实施例提供在一维图案化中使用的多次曝光图案化制程中的二维图案化的自由度。诸如自动对准双图案化(self-aligned double patterning；SADP)或自动对准四图案化(self-aligned quadruple patterning；SAQP)的自动对准多图案化(self-aligned multiple patterning；SAMP)相较于单曝光技术允许减小特征间距。诸如SADP的自动对准图案化技术改进相对于其他多次曝光技术的图案可变性，诸如通过排除一些遮罩叠对可变性的光刻-蚀刻-光刻-蚀刻(litho-etch-litho-etch；LELE)。
根据本揭露的方法的一个益处为偶数或奇数线及二维互连的线宽可经配置以匹配SAMP制程的临界尺寸。
根据本揭露的方法的另一益处为仅需要最小面积即可获得一维线之间的二维互连，及一维线之间或二维互连与一维线的尾端之间的间距可保持为常数最小值。常数最小间距可与SAMP制程的临界尺寸、或用于制造此等结构的微影设备的解析极限一样低。例如，临界尺寸可为5纳米或不大于30纳米。常数最小间距亦提供益处为尽管有叠对影响亦可阻止线对线之间的泄漏。当应用在电绝缘体上的电压超过其击穿电压时，诸如介电击穿的线对线的泄漏可减小绝缘体电阻。线对线泄漏原因可在于金属间介电质(inter-metal dielectric；IMD)的击穿及可引起邻线中的漏电流。线对线泄漏问题一直困扰着减小几何尺寸的装置的制造商。
在基于一维图案化中的二维布局的能力提供在集成电路中增大逻辑密度及减小金属层堆叠的进一步益处。此等益处在传输栅极或关闭电路中很有用，其中二维互连高度有利。关闭电路的实例为反相器闩锁电路，其中反相器电路的输出经连接至另一反相器电路的输入。使用此种方法，含有传输栅极的逻辑单元的尺寸可在y方向上减小。
图1A至图8提供图示二维互连制造的操作的集成电路的各种视图。本文提供的制造制程为示范性的，且可执行关于本揭露的替代制程(未在此等图式中绘示)。
图1A为具有硬遮罩层115及介电结构109a至介电结构109c的集成电路100的俯视图。硬遮罩层115的部分暴露在邻接介电结构109a、介电结构109b与介电结构109c之间，并具有可能大约等于临界尺寸的至少三倍的宽度WT。每个介电结构具有可与临界尺寸一样低，例如5纳米或不大于30纳米的宽度WL。可存在更多介电结构及在基板上形成的暴露的硬遮罩区域，但为简单起见未图示。
图1B为沿图1A中的线A-A截取的集成电路100的剖面图。沿图1A的线B-B截取的剖面是相同的。基板101可包含掺杂或无掺杂块硅、或硅绝缘体(silicon-on-insulator；SOI)基板的主动层。一般而言，SOI基板为多层硅-绝缘体-硅基板。或者，诸如锗、硅锗或其组合的其他半导体材料可在绝缘体上方形成主动层。可使用的其他基板包括多层基板、梯度基板或混合取向基板。
主动装置可在基板101上及/或在基板101内形成。诸如晶体管、二极管、电容器、电阻器、电感器等的多种主动及被动装置可用以实施所要电路。可使用任意适宜方法或者在基板101的表面上或者在基板101的表面内形成主动装置。省去此等装置简化图1B，以更好地理解本揭露。
多位准互连(multi-level interconnect；MTI)层103在基板101上形成并经设计以连接各种主动装置以形成功能电路。尽管在图1B中图示为单层，但多位准互连层103可包含介电材料及导电材料的交替层并可经由任一适宜制程(诸如沉积、镶嵌、双重镶嵌等)来形成。
第一介电层105在多位准互连层103上方形成。在多个实施例中，根据所选材料，第一介电层105可为使用沉积或旋涂制程形成的介电材料。例如，第一介电层105由介电材料组成，并由氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass；FSG)、低介电系数介电材料、SiCxOyNz(x,y,z＝0～n)、及/或其他适宜绝缘材料形成。然而，可或者利用使用任一其他适宜制程形成的任一其他适宜介电材料。
在第一介电层105中的开口内形成导电区域107。在多个实施例中，导电区域107为将与互连(未在图1B中图示但下文参照图9A至图9B图示及描述)产生电连接的区域。在多个实施例中，导电区域107为由例如铜形成的导线，尽管可替代地利用任一其他适宜导电材料。导电区域107可使用镶嵌制程来形成，通过此制程移除第一介电层105的部分来形成使用导电材料充填的开口。
第二介电层111及硬遮罩层115在导电区域107及第一介电层105上方形成。类似于如上所述的第一介电层105，第二介电层111由介电材料组成，并可由氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass；FSG)、低介电系数介电材料、SiCxOyNz(x,y,z＝0～n)、及/或其他适宜绝缘材料形成。硬遮罩层115由介电材料组成，例如氧化硅、氮化硅、氮化钛、硅、氧化钛、碳化钨、SiCxOyNz(x,y,z＝0～n)，及/或其他适宜绝缘材料。
介电结构109a至介电结构109c为在硬遮罩层115上方形成的鳍片形状非金属结构并具有高度HL及宽度WL。根据装置需要，高度HL可为临界尺寸的约1至3倍，及宽度WL可与临界尺寸一样低。每个介电结构具有大约垂直于硬遮罩层115的表面的侧壁。介电结构间距WT为临界尺寸的至少三倍。介电结构109a至介电结构109c由非金属介电材料组成，例如氧化硅、氮化硅、氮化钛、硅、氧化钛、碳化钨、SiCxOyNz(x,y,z＝0～n)，及/或其他适宜绝缘材料。
第一介电层105、第二介电层111、硬遮罩层115及介电结构109a至介电结构109c可通过化学氧化、热氧化、原子层沉积(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、及/或其他适宜形成制程来形成。或者可利用使用任一其他适宜制程形成的任一其他适宜介电材料。其他制程可被包含在形成制程中，例如光微影制程用以界定介电结构109a至介电结构109c，及化学机械研磨(chemical mechanical polishing；CMP)制程可用以平坦化选定表面。
注意，在集成电路100中形成二维互连可不一定需要多位准互连层103、第一介电层105、导电区域107、第二介电层111及硬遮罩层115。
图2A为已使用光微影及蚀刻制程移除介电结构109b的部分之后的集成电路100的俯视图。移除介电结构109b的部分的示范性光微影制程包括在集成电路100的表面上方形成光阻层、将抗蚀剂暴露于在其上具有图案的切割遮罩，执行后曝光烘烤制程及显影抗蚀剂以形成包括抗蚀剂的遮罩元件。不由遮罩元件保护的介电结构109b的区域使用例如反应性离子蚀刻(reactive ionetching；RIE)制程及/或其他适宜制程来蚀刻。光阻层随后由任意适宜抗蚀剂剥落制程来移除。介电结构109b的移除部分可具有为临界尺寸的至少三倍的宽度WC。再者，可以以所要角度产生切割遮罩上的图案使得剩余介电结构109b的尾端上的侧壁相对于导线119b或119d成所要角度(从俯视图可见)。根据一些实施例，所要角度可为90°。
图2B为沿图2A中的线B-B截取的集成电路100的剖面图。如图2B图示，移除介电结构109b的部分，且在移除制程期间，硬遮罩层115用作蚀刻停止。
图3A及图3B为间隔物层117在集成电路100的表面上沉积之后，分别沿图2A中的线A-A及线B-B截取的集成电路100的剖面图。间隔物层117各向同性地沉积在集成电路100的暴露表面上，其包括硬遮罩层115的暴露表面及介电结构109a至介电结构109c的顶表面及侧表面。间隔物层117同等地在暴露表面上形成，且其厚度等于或大于临界尺寸。间隔物层117可由氧化钛、氧化硅、氮化硅、氮化钛、SiCxOyNz(x,y,z＝0～n)及/或其他适宜绝缘材形成。间隔物层117可通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)、及/或其他适宜形成制程来形成。或者可利用使用任一其他适宜制程形成的任一其他适宜介电材料。间隔物层、硬遮罩层及介电结构较佳地由不同的材料组成以便为随后的移除制程提供不同的蚀刻选择性。
图4为在已使用移除制程移除间隔物层117的部分之后的集成电路100的俯视图。间隔物层117在相对于基板表面的垂直方向上各向异性地回蚀，从而形成邻近于介电结构109a至介电结构109c的各个侧壁的间隔物117s。这主要经由各向异性蚀刻制程来实现，其中间隔物层117相对于基板表面的蚀刻在垂直方向上比水平方向上快得多。根据所形成间隔物层117的材料，此蚀刻制程经由适宜等离子或湿式化学蚀刻来实现。在移除制程之后，间隔物117s仅存在于介电结构109a、介电结构109b及介电结构109c的侧壁上。可配置间隔物层117的沉积及蚀刻制程使得间隔物117s的宽度WS等于临界尺寸。如上文关于图1A至图1B及第2A至图2B论述，间距WT及间距WC两者大约等于临界尺寸的三倍，且因为每个间隔物117s具有大约等于临界尺寸的宽度WS，所以位于间隔物117s之间的暴露的硬遮罩层115具有亦大约等于临界尺寸的宽度WL。
图5A及图5B为集成电路100分别沿图4中的线A-A及线B-B截取的剖面图。如上文论述，间隔物层117在相对于基板表面的垂直方向上各向异性地回蚀，从而形成间隔物117s。可配置间隔物层117的沉积及蚀刻制程使得间隔物117s的宽度WS等于临界尺寸。由于蚀刻制程，间隔物117s的高度可略小于介电结构109a至介电结构109c的高度。在间隔物117s之间暴露硬遮罩层115的部分。
在图5A中，通过调整介电结构间距及间隔物层117的沉积/蚀刻制程，在间隔物层117的蚀刻制程之后，硬遮罩层115的暴露部分可具有大约等于临界尺寸的宽度。
在图5B中，因为移除介电结构109b的部分，所以硬遮罩层115将暴露在介电结构109a与介电结构109c的间隔物117s之间及剩余介电结构109b的间隔物117s之间。
图6A及图6B为在移除介电结构109a至介电结构109c之后分别沿在图4中的线A-A及线B-B截取的集成电路100的剖面图。根据介电结构材料，使用任意适宜蚀刻制程，包括但不限于等离子蚀刻或湿式化学蚀刻来移除介电结构109a至介电结构109c。蚀刻制程选择性蚀刻掉介电结构材料及使用硬遮罩层115作为蚀刻停止。移除制程亦可包括光微影制程。
图7A及图7B为在移除硬遮罩层115的部分、及在间隔物117s之间暴露的第二介电质111的部分之后分别沿图4中的线A-A及线B-B截取的集成电路100的剖面图。使用在图6A及图6B中图示的间隔物117s作为蚀刻遮罩，在间隔物117s之间的暴露区域上执行一或多个蚀刻制程。因而，由间隔物117s形成的图案随后经传输至硬遮罩层115上并延伸穿过第二介电层111。蚀刻制程可继续直到至少部分地暴露第一介电层105及导电区域107。根据蚀刻制程，剩余硬遮罩层115及第二介电层111的侧壁斜度可垂直或几乎垂直于第一介电层105。蚀刻制程产生在剩余第二介电111及硬遮罩层115的邻接柱之间形成的沟槽701。
图8为在使用导电材料充填沟槽701，及随后研磨及平坦化顶表面之后的集成电路100的俯视图。
充填制程可始于加衬垫制程(未在图8中图示)，其中衬垫层沿沟槽701的侧壁及底部形成。衬垫层可使用等离子增强化学气相沉积(plasma enhancedchemical vapor deposition；PECVD)制程来形成，尽管可替代地使用其他适宜制程，诸如物理气相沉积或热制程。
一旦衬垫层沿沟槽701的侧壁及底部形成，则沟槽701可使用导电金属充填。导电材料可包含铜，尽管可替代使用诸如铝、合金、掺杂多晶硅、上述各者的组合等等的其他适宜材料。通过在籽晶层(未图示)上电镀铜及充填沟槽701来形成导电材料。一旦充填沟槽701，尽管可使用任一适宜移除制程，但可经由诸如CMP的平坦化制程来移除沟槽701外部的多余衬垫、籽晶层及导电材料。在此平坦化制程期间，亦可移除剩余硬遮罩层115，从而暴露底下的第二介电层111。
充填制程在沟槽701中形成导线119a至导线119e。如图8图示，导线119a至导线119e在x方向上并可分成奇数线119a、奇数线119c及奇数线119e，以及偶数线119b及偶数线119d。应注意，本文奇数线及偶数线的定义仅用于说明性目的。每个导线可具有大约等于临界尺寸的宽度WL。图8图示了偶数线119b及偶数线119d经由互连119y电连接。导电互连119y在垂直于x方向导线119b及导线119d的y方向上提供连接。如上所述，间隔物117s及介电结构109b的各个宽度WS及WL两者大约等于临界尺寸。因此，在他们通过导电互连119y连接的外部的导线119b及导线119d的平行部分之间的间距大约等于临界尺寸的三倍。例如，若临界尺寸等于5纳米，则导线119b与导线119d之间的间距将为15纳米。
图9A及图9B为在使用导电材料充填沟槽701、以及随后研磨及平坦化顶表面之后，分别沿图8中的线A-A及线B-B截取的集成电路100的剖面图。如上文关于图8论述，充填制程可从加衬垫制程(未在图9A或图9B中图示)开始，其中衬垫层沿沟槽701的侧壁及底部形成。随后使用导电金属充填沟槽以形成导线119a至导线119e，及邻接导线通过第一介电层111来隔开。然而，在图9B中，导电互连119y在x方向的偶数线119b与偶数线119d之间的y方向上提供电连接。
如上文关于图8论述，诸如CMP的平坦化制程用以移除沟槽外部的多余衬垫层、籽晶层及导电材料。如图9A及图9B图示，在此制程中亦移除硬遮罩层115，从而暴露第二介电层111的顶表面。由于此平坦化制程，导线119a至导线119e、导电互连119y及第二介电层111的顶表面大体上共面。再者，导线119a至导线119e、导电互连119y处于同一金属化位准上。
再者，当形成沟槽以至少部分地暴露导电区域107时，导线119a至导线119e及导电互连119y的至少一子集合电连接至导电区域107，从而在集成电路100的多个层之间提供电连接。
图10为具有与导线成所要角度形成的导电互连119y的集成电路100的俯视图。如上文论述，导电互连119y可垂直于导线119b或导线119d，如图8所示。然而，产生切割遮罩使得导电互连119y相对导线119b或导线119d形成角度θ亦是可能的。根据装置需要，角度θ可为任意所要角度，包括但不限于45°或60°。这可通过在切割遮罩上产生所要角度的图案来达到，使得将角度转向在剩余介电结构109b的尾端上的侧壁。
图11为形成集成电路二维导电互连的说明性方法1100的流程图。此处提供的方法为示范性的。在替代性实施例中可执行其他操作且为简单起见在此处省去。可以不同顺序执行操作或根据特定应用不执行。
方法1100从操作1102开始，提供具有在其上及/或在其内形成的结构及层的半导体基板。半导体基板可包含掺杂或无掺杂的块硅、或硅绝缘体(SOI)基板的主动层。半导体基板可包含半导体材料，诸如硅、锗、硅锗、绝缘体上硅锗(silicon germanium on insulator；SGOI)或其组合。
主动装置可在半导体基板上及/或在半导体基板内形成。诸如晶体管、二极管、电容器、电阻器、电感器等等的多种主动及被动装置可用以产生集成电路的设计的所要结构及功能要求。
多位准互连层在半导体基板及主动装置上方形成，且经配置以连接各种主动装置以形成电路。多位准互连层可由介电材料及导电材料的交替层形成并可经由任一适宜制程形成。
第一介电层在金属化层上方形成。第一介电层可由介电材料组成，此介电材料包含氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低介电系数介电材料、SiCxOyNz(x,y,z＝0～n)、及/或其他适宜绝缘材料。
在第一介电层中的开口内形成导电区域。导电区域为互连将电连接的区域。导电区域为由例如铜所制成的导线，尽管可替代地利用任一其他适当导电材料。导电区域可使用镶嵌制程来形成。
第二介电层及硬遮罩层在导电区域及第一介电层上方形成。第二介电层由介电材料所制成，诸如但不限于氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低介电系数介电材料、SiCxOyNz(x,y,z＝0～n)、及/或其他适宜绝缘材料。硬遮罩层由介电材料所制成，诸如但不限于氧化硅、氮化硅、氮化钛、硅、氧化钛、碳化钨、SiCxOyNz(x,y,z＝0～n)，及/或其他适宜绝缘材料。
介电结构为在硬遮罩层上方形成的鳍片形状的介电结构。根据装置需要，它们的高度可为大约临界尺寸一倍至三倍，及宽度可与临界尺寸一样小。介电结构间距为临界尺寸的至少三倍。介电结构由非金属介电材料所制成，例如氧化硅、氮化硅、氮化钛、硅、氧化钛、碳化钨、SiCxOyNz(x,y,z＝0～n)，及/或其他适宜绝缘材料。
在半导体基板上形成的结构及层可通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)、及/或其他适合的形成制程来形成。或者可利用使用任一其他适宜制程形成的任一其他适宜介电材料。其他的制程可被包含在形成制程中，例如光微影制程或CMP制程。
方法1100继续操作1104，使用微影制程及蚀刻制程来移除介电结构的部分。在移除制程期间，硬遮罩层用作蚀刻停止。一个以上介电结构可经受这种移除制程以形成一个以上导电互连。
介电结构的移除部分可具有至少三倍临界尺寸的宽度，及在剩余介电结构的尾端上的侧壁相对于导线成所要的角度。例如，在剩余介电结构的尾端上的侧壁可垂直于导线，或在另一实例中，它们可成非90°的某一角度，诸如但不限于30°、45°或60°。
方法1100继续操作1106，在集成电路的表面上沉积间隔物层。间隔物层各向同性地沉积在集成电路的暴露表面上，其包括硬遮罩层的暴露表面及介电结构的顶表面及侧表面。间隔物层同等地沉积在暴露表面上，且其厚度等于或大于临界尺寸。
方法1100继续操作1108，形成邻近于介电结构的各个侧壁的间隔物。这可经由各向异性地回蚀相对于基板表面的垂直方向上的间隔物层来达到。在移除制程之后，间隔物仅出现在介电结构的侧壁上。可配置间隔物层的沉积及蚀刻制程使得间隔物的宽度大约等于临界尺寸。因此，位于间隔物之间的暴露的硬遮罩层具有大约等于临界尺寸的宽度。在操作1104中形成的剩余介电结构的尾端亦具有在其上形成的间隔物，且此间隔物通过大约等于临界尺寸的距离来隔开。
方法1100继续操作1110，使用适宜的蚀刻制程移除介电结构。蚀刻制程根据介电结构材料包括但不限于等离子蚀刻或湿式化学蚀刻。蚀刻制程选择性蚀刻掉介电结构材料及使用硬遮罩层作为蚀刻停止。
方法1100继续操作1112，通过移除暴露在间隔物之间的硬遮罩层的部分及第二介电质来形成沟槽。使用间隔物作为蚀刻遮罩，在间隔物之间的暴露区域上执行一或多个蚀刻制程。因而，由间隔物形成的图案随后经传输至硬遮罩层上并延伸穿过第二介电层。蚀刻制程可继续直到至少部分地暴露第一介电层及导电区域。蚀刻制程产生在剩余第二介电层及硬遮罩层的邻接柱之间形成的沟槽。
方法1100继续操作1114，使用导电材料充填沟槽，及随后研磨及平坦化顶表面。充填制程可从加衬垫制程开始，其中沿着沟槽的侧壁及底部形成衬垫层。一旦形成衬垫层，沟槽可充填导电金属，诸如铜。导电材料可通过在籽晶层上电镀铜、及充填或过度充填沟槽来形成。一旦沟槽已充填或过度充填，则可通过平坦化制程来移除沟槽外的多余衬垫、籽晶层及导电材料。在此平坦化制程期间，亦可移除剩余硬遮罩层，从而曝光底下的第二介电层。
充填制程在沟槽中形成导线及导电互连。仅在此处使用术语导线及导电互连以区分x方向线与y方向线，及它们使用相同材料及经由相同制程而形成。导线及导电互连分别在x方向上及y方向上，并具有等于临界尺寸的宽度。以这种方式，经由导电互连来电连接奇数导线或偶数导线。如上文论述，导电互连可垂直于导线，或在所要角度上形成。
根据本揭露的各种实施例提供在集成电路的一维图案化布局中产生二维互连布局的方法。具体而言，在一维图案化布局的x方向上的偶数或奇数线可经由y方向上的二维互连来连接。二维互连可垂直于偶数或奇数线或相对与偶数或奇数线成所要角度。相比于在一维图案化制程中使用的常规SAMP制程，根据本揭露的方法提供二维图案化的自由度。根据本揭露的方法的一个益处为偶数或奇数线及二维互连两者的线宽可经配置以匹配常规SAMP制程的临界尺寸。根据本揭露的方法的另一益处为仅需要最小面积来达到一维线之间的二维互连，及一维线之间或二维互连与一维线的尾端之间的间距可保持为常数及最小值。常数最小间距可与SAMP制程的临界尺寸或用于制造本揭露中的半导体结构的微影设备的解析极限一样低，例如，临界尺寸可为5纳米。常数最小间距亦提供益处为尽管有叠对影响亦可阻止线对线之间的泄漏。
在基于一维图案化中的二维布局的能力提供在集成电路中增大逻辑密度及减小金属层堆叠的进一步益处。例如，在传输栅极或切断电路中，其中二维互连是有利的。使用此种方法，含有传输栅极的逻辑单元的尺寸可在y方向上减小。
在多个实施例中，方法包括提供基板并在此基板上方形成多个介电结构，其中此介电结构具有侧壁。设置多个介电结构的至少第一及第二介电结构以使他们彼此平行。移除第一介电结构的部分以形成第二侧壁且移除的部分具有大约为三倍临界尺寸的宽度。在每个第一及第二侧壁上形成间隔物，并移除多个介电结构。在不由多个间隔物保护的基板的区域中形成沟槽，且此沟槽具有大约等于临界尺寸的宽度。在沟槽中设置导电材料以形成多个导线，以及至少第一及第二导线连接但彼此不平行。
在其他多个实施例中，在基板上形成二维互连的方法包括提供一基板，此基板具有在第一层上方形成的硬遮罩层，及在硬遮罩层上方形成多个非金属元件。多个非金属元件彼此平行。此方法进一步包含通过在至少一个非金属元件上形成图案化的光阻层及使用此图案化的光阻层蚀刻至少一个非金属元件以形成至少一个非金属元件的第一及第二部分来图案化多个非金属元件的至少一个非金属元件，此第一与第二部分之间具有间距。此间距具有大约等于三倍临界尺寸的宽度。此方法亦包括在基板上设置间隔物层及各向异性地蚀刻间隔物层以在非金属元件的侧壁上形成间隔物，其中此间隔物的宽度大约等于临界尺寸。此方法进一步包括使用蚀刻制程移除非金属元件、使用间隔物作为遮罩元件来蚀刻硬遮罩层及基板以形成沟槽，以及在沟槽中设置导电材料以形成具有大约等于临界尺寸的宽度的导线。至少一个导线在第一部分与第二部分之间形成并物理接触多个导线的另一导线。
在另外多个实施例中，装置包含基板上方的介电层以及包含具有5纳米或更少的宽度的第一导线、第二导线及第三导线。导线包含延伸穿过介电层的各个沟槽部分。第一及第三导线彼此平行并经由第二导线连接。
根据本揭露多个实施例，一种集成电路二维互连的方法包含提供基板；在基板上方形成具有多个第一侧壁的多个介电结构，其中介电结构的至少一第一及一第二介电结构彼此平行；移除第一介电结构的一部分以形成多个第二侧壁，其中移除部分具有宽度，宽度大约为临界尺寸的三倍；在第一及第二侧壁上形成间隔物；移除介电结构；在不由间隔物保护的基板的区域中形成多个沟槽，其中沟槽具有大约等于临界尺寸的宽度；以及在沟槽中设置导电材料以形成多个导线，其中导线的至少一第一及一第二导线连接但彼此不平行。
在本揭露多个实施例中，上述的临界尺寸为5纳米或更少。
在本揭露多个实施例中，上述的临界尺寸在5纳米与30纳米之间。
在本揭露多个实施例中，上述的介电结构具有高度以及宽度，高度在临界尺寸的一倍至三倍之间，宽度大约等于临界尺寸。
在本揭露多个实施例中，上述的第一及第二导线的一形成于第二侧壁之间。
在本揭露多个实施例中，上述的方法更包含研磨导线及基板以形成平坦化的表面。
在本揭露多个实施例中，上述的间隔物具宽度，宽度大约等于临界尺寸。
在本揭露多个实施例中，上述的第一及第二导线互相垂直。
在本揭露多个实施例中，上述的第一及第二导线以相对于彼此小于90度的角度连接。
在本揭露多个实施例中，上述的形成间隔物的步骤包含各向同性地设置间隔物层在基板上方及各向异性地蚀刻间隔物层。
根据本揭露多个实施例，一种在基板上形成二维互连的方法包含提供基板，基板具有在第一层上方形成的硬遮罩层；在硬遮罩层上方形成多个非金属元件，其中非金属元件彼此平行；图案化至少一非金属元件，其中图案化的步骤包含在非金属元件上形成图案化光阻层；以及使用图案化的光阻层蚀刻非金属元件以形成非金属元件的第一及第二部分，其中第一部分与第二部分之间存在间距，其中间距具有宽度，宽度大约等于临界尺寸的三倍；在基板上设置间隔物层及各向异性地蚀刻间隔物层以在非金属元件的侧壁上形成多个间隔物，其中间隔物的宽度大约等于临界尺寸；移除非金属元件；使用间隔物作为遮罩元件来蚀刻硬遮罩层及基板以形成多个沟槽；以及在沟槽中设置导电材料以形成多个导线，导线具有宽度，宽度等于临界尺寸，其中至少一导线形成于第一与第二部分之间并与导线的另一物理接触。
在本揭露多个实施例中，上述的非金属元件具有高度以及宽度，高度大约等于临界尺寸的一至三倍之间，宽度大约等于临界尺寸。
在本揭露多个实施例中，上述的导线的宽度大约等于临界尺寸。
在本揭露多个实施例中，上述的临界尺寸为5纳米。
在本揭露多个实施例中，上述的临界尺寸在5纳米与30纳米之间。
根据本揭露多个实施例，一种装置包含介电层、第一导线、第二导线以及第三导线。介电层位于基板上。第一导线、第二导线及第三导线分别具有宽度，宽度为5纳米或更少，第一导线、第二导线及第三导线分别包含沟槽部分，沟槽部分延伸通过介电层，其中沟槽部分对应的多个顶表面实质上共面，而第一导线与第三导线彼此平行并经由第二导线连接。
在本揭露多个实施例中，上述的不与第二导线接触的第一导线与第三导线的部分相隔15纳米或更少。
在本揭露多个实施例中，上述的第二导线垂直于第一导线及第三导线。
在本揭露多个实施例中，上述的第二导线不与第一导线及第三导线平行。
在本揭露多个实施例中，上述的第一导线、第二导线及第三导线处在相同金属化水平上且实质上共面。
应理解，本揭露的【实施方式】部分而非【摘要】意图用于解释权利要求。本揭露部分的【摘要】可以阐明一或多个示例性实施例而非全部的示例性实施例，因此不意欲限制此附加权利要求书。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离附加权利要求书的精神及范畴的情况下作出本文的各种变化、替代及更改。