本实用新型整体涉及半导体器件结构，并且更具体地，涉及具有低电阻衬底接触结构的单片串联开关半导体器件结构。
背景技术：
小信号二极管是非线性半导体器件，其通常用于开关应用中，其中该二极管器件提供在指定电压以下的高电阻，类似于打开的开关，并且以突然的方式提供在该指定电压以上的低电阻，类似于闭合的开关。小信号二极管用于电子电路应用中，其中使用高频率和/或小电流。此类应用包括例如视频、音频和数字逻辑电路。与常规功率二极管相比，小信号二极管通常具有更小的结面积，这提供了较低的结电容，从而使它们在处理短持续时间脉冲波形的较高频率应用中或开关和削波应用中更有用。
双重串联开关二极管是一种类型的小信号二极管，其中两个PN结二极管串联连接，并且用于高速开关、通用开关和反向极性保护应用。在过去，双重串联开关二极管器件由组装在三引线封装中的两个分立(即，分离的)二极管构成。这种过去的方法的一个问题是，在包封子组件之前，需要两个管芯附接步骤和两个引线接合步骤来完成子组件。该方法需要增加的组装时间和组装成本。
因此，期望具有如下的方法和结构：提供具有串联连接在单片半导体材料内的多个PN结二极管(即，不止一个)的单片半导体器件结构，并提供满足或超过串联结构中的多个二极管的电性能要求的单片半导体器件。
技术实现要素：
本实用新型提供具有非常低电阻接触结构的单片串联开关半导体器件，该非常低电阻接触结构可以降低组装成本和循环时间。在一些实施方案中，本实用新型提供了较小的封装结构。
本实用新型提供一种半导体器件结构，其包括：半导体材料区域，所述半导体材料区域包括具有第一导电类型的半导体衬底和邻近所述半导体衬底设置的具有与所述第一导电性相反的第二导电类型的半导体层，所述半导体层限定第一主表面，并且所述半导体衬底限定相反的第二主表面；所述第一导电类型的第一掺杂区域，其设置在所述半导体层的邻近所述第一主表面的第一部分中；所述第二导电类型的第二掺杂区域，其设置在所述半导体层的邻近所述第一主表面的第二部分中；所述第二导电类型的第三掺杂区域，其设置在所述半导体层的邻近所述第一主表面的第三部分中；和衬底接触结构，所述衬底接触结构从邻近所述第一主表面延伸到所述半导体衬底，其中：所述衬底接触结构电耦接到所述第二掺杂区域以在所述第二掺杂区域和所述半导体衬底之间提供电连通；所述第一掺杂区域、所述半导体层和所述第二掺杂区域被构造为横向二极管结构；所述第三掺杂区域、所述半导体层和所述半导体衬底被构造为竖直二极管结构；并且所述第二主表面为所述横向二极管结构和所述竖直二极管结构两者提供公共电极。
本实用新型还提供一种半导体器件结构，其包括：半导体材料区域，所述半导体材料区域具有第一主表面和相反的第二主表面；和接触结构，所述接触结构设置在所述半导体材料区域的第一部分中；所述接触结构包括：槽结构，所述槽结构从所述第一主表面附近延伸；多个结构，所述多个结构包括从所述槽结构的下表面向外延伸的所述半导体材料区域的部分；和导电材料，所述导电材料设置在所述槽结构内并横向围绕所述多个结构。
以上方案提供了具有非常低电阻接触结构的串联开关半导体器件，该半导体器件尤其降低组装成本和循环时间，另外，也提供了较小的封装结构。
附图说明
图1示出了根据本实用新型的实施方案的半导体器件结构的放大的局部剖视图；
图2示出了根据本实用新型的实施方案的半导体器件结构的放大的局部剖视图；
图3至图11示出了根据本实用新型的实施方案的半导体器件结构在制造的各个步骤处的放大的局部剖视图；
图12示出了根据本实用新型的实施方案的接触结构部分的局部顶视图；并且
图13至图15示出了根据本实用新型的实施方案的半导体器件结构在制造的另外步骤处的放大的局部剖视图。
为使图示清晰简明，图中的元件未必按比例绘制，而且不同图中的相同参考标号指示相同的元件。此外，为使描述简单，省略了公知步骤和元件的描述和细节。如本文所用，“载流电极”是指器件中的携带穿过该器件的电流的元件，诸如MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极，或者二极管的阴极或阳极，并且“控制电极”是指该器件中的控制穿过该器件的电流的元件，诸如MOS晶体管的栅极，或双极型晶体管的基极。尽管器件在本文中被解释为某些N型区域和某些P型区域，但本领域的普通技术人员应当理解，考虑到任何必要的电压极性反转、晶体管类型和/或电流方向反转等，导电类型可被反转并且也是按照说明书的描述可行的。为使附图简洁，器件结构的某些区域诸如掺杂区域或介电区可被示为通常具有直线边缘和角度精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不为精确角度。另外，术语“主表面”在结合半导体区域、晶圆或衬底使用时，是指半导体区域、晶圆或衬底的下述表面：该表面与另一种材料诸如电介质、绝缘体、导体或多晶半导体形成界面。主表面可具有沿X、Y、Z方向变化的形貌特征。本文使用的术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文所用的术语仅用于描述特定实施方案的目的，而并非旨在对本公开进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语包含和/或包括时，规定了所述特征、数字、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解，尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本实用新型教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在...期间”、“在...同时”和“当...时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，短语“在...同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。参考“一个实施方案”或“实施方案”，意味着结合该实施方案描述的特定的特征、结构或特性包含在本实用新型的至少一个实施方案中。因此，在本说明书通篇内的不同位置出现的短语“在一个实施方案中”或“在实施方案中”，不一定都指同一个实施方案，但在某些情况下，有可能指同一个实施方案。词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近声明的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍实际的值或位置恰好等于提到的值或位置。除非另外指明，否则本文使用的短语“在...上方”或“在...上”涉及指定的元件可直接或间接物理接触的取向、放置位置或彼此的关系。除非另外指明，否则本文使用的短语“与...重叠”涉及指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对齐的取向、放置位置或关系。还应当理解，下文将适当举例说明并描述的实施方案可缺少本文未明确公开的任何元件，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。
具体实施方式
除其他特征之外，本说明书还包括单片串联开关半导体器件结构，其具有设置在单个半导体区域内的横向二极管结构和竖直二极管结构。衬底接触结构将横向二极管结构的一部分电连接到该单个半导体区域的衬底部分。在一个实施方案中，衬底接触结构包括槽(tub)结构，该槽结构具有从槽结构的下表面向外延伸设置的多个独立式支柱。导电材料设置在槽结构内并且横向围绕多个独立式支柱。除了别的之外，本实施方案提供了具有非常低电阻接触结构的单片串联开关半导体器件，该非常低电阻接触结构除了别的之外降低组装成本和循环时间。另外，在一些实施方案中，本结构和方法提供了较小的封装结构。
更具体地讲，在一个实施方案中，半导体器件结构包括半导体材料的区域，该半导体材料包括具有第一导电类型的半导体衬底和邻近半导体衬底设置的具有与第一导电性相反的第二导电类型的半导体层，该半导体层限定第一主表面，并且该半导体衬底限定相反的第二主表面。第一导电类型的第一掺杂区域设置在半导体层的邻近第一主表面的第一部分中，第二导电类型的第二掺杂区域设置在半导体层的邻近第一主表面的第二部分中，并且第二导电类型的第三掺杂区域设置在半导体层的邻近第一主表面的第三部分中。衬底接触结构设置为从邻近第一主表面延伸到半导体衬底，其中衬底接触结构电耦接到第二掺杂区域以在第二掺杂区域和半导体衬底之间提供电连通。第一掺杂区域、半导体层和第二掺杂区域被构造为横向二极管结构；第三掺杂区域、半导体层和半导体衬底被构造为竖直二极管结构；并且第二主表面为横向二极管结构和竖直二极管结构两者提供公共电极。在一些实施方案中，衬底接触结构包括从第一主表面延伸的槽结构，包括半导体层的部分的多个独立式结构，以及设置在槽结构内并且横向围绕多个独立式结构的导电材料。在一些实施方案中，衬底接触结构与第二掺杂区域横向间隔开。在其他实施方案中，第二掺杂区域可邻接衬底接触结构或至少部分地与其重叠。
在另一个实施方案中，半导体器件结构包括具有第一主表面和相反的第二主表面的半导体材料区域。接触结构设置在半导体材料区域的第一部分中，并包括从邻近第一主表面延伸的槽结构，包括从该槽结构的下表面向外延伸的半导体材料区域的部分的多个结构，以及设置在该槽结构内并横向围绕该多个结构的导电材料。
在一些实施方案中，半导体材料区域包括具有第一导电类型的半导体衬底和邻近该半导体衬底设置的具有与第一导电性相反的第二导电类型的半导体层，该半导体层限定第一主表面，并且该半导体衬底限定第二主表面；接触结构延伸到半导体衬底；多个结构包括多个独立式结构；半导体器件结构还包括设置在半导体层的邻近第一主表面的第二部分中的第一导电类型的第一掺杂区域；至少靠近接触结构设置在半导体层中的第二导电类型的第二掺杂区域；以及设置在从第一主表面延伸的半导体层的第三部分中的第二导电类型的第三掺杂区域。接触结构电耦接到第二掺杂区域以在第二掺杂区域和半导体衬底之间提供电连通；第一掺杂区域、半导体区域和第二掺杂区域被构造为横向二极管结构；第三掺杂区域、半导体区域和半导体衬底被构造为竖直二极管结构；并且第二主表面为横向二极管结构和竖直二极管结构两者提供公共电极。
在又一个实施方案中，用于形成半导体器件结构的方法包括提供具有第一主表面和相反的第二主表面的半导体材料区域；形成从邻近第一主表面的第一部分延伸的槽结构，其中形成槽结构包括形成包括半导体材料区域的部分的多个结构；以及在槽结构内提供导电材料，其中导电材料横向围绕多个结构以提供接触结构。
在一些实施方案中，提供半导体材料区域包括提供具有第一导电类型的半导体衬底和邻近半导体衬底设置的具有与第一导电性相反的第二导电类型的半导体层，该半导体层限定第一主表面，并且该半导体衬底限定第二主表面。在又一个实施方案中，形成槽结构包括形成至少靠近半导体衬底延伸的槽结构。在另一个实施方案中，形成槽结构包括形成多个独立式结构。在另外的实施方案中，该方法还可包括形成设置在半导体层的邻近第一主表面的第二部分中的第一导电类型的第一掺杂区域；形成至少靠近接触结构设置在半导体层中的第二导电类型的第二掺杂区域；形成设置在半导体层的邻近第一主表面的第三部分中的第二导电类型的第三掺杂区域；以及将接触结构电耦接到第二掺杂区域以在第二掺杂区域和半导体衬底之间提供电连通。
图1示出了根据一个实施方案的半导体器件结构10或结构10的放大的局部剖视图。在本实施方案中，半导体器件结构10被示为单片串联开关半导体器件。应当理解，本说明书的属性可应用于其他半导体器件结构。在一些实施方案中，结构10包括工件11，该工件可为半导体材料区域11、半导体材料主体11或半导体区域11。
在一些实施方案中，半导体材料区域11包括半导体衬底12，该半导体衬底包括例如硅或其他IV族半导体材料。在一个实施方案中，衬底12为基本上单晶的半导体硅晶圆，其具有主表面13和相反的主表面14。在一个实施方案中，衬底12是掺杂物浓度在约3.0×1018个原子/cm3至约8.0×1018个原子/cm3范围内的重掺杂P型导电衬底。在其他实施方案中，衬底12可包括其他半导体材料，诸如IV-IV半导体材料或III-V半导体材料。
半导体材料区域11还包括半导体层16、半导体区域16、掺杂区域16或掺杂层16，其可形成在衬底12中、衬底12上、或覆盖在衬底12上面。在本实施方案中，半导体层16是N型导电区域或层，并且可使用本领域技术人员已知的外延生长技术或其他形成技术来形成。在一些实施方案中，半导体层16可掺杂有磷、砷或锑。在一个实施方案中，半导体层16具有在约6.0×1014个原子/cm3至约8.0×1014个原子/cm3范围内的掺杂物浓度。在一些实施方案中，半导体层16的厚度在约8.0微米至约12.0微米的范围内。应当理解，半导体层16的掺杂物浓度和厚度是基于半导体器件结构10的期望电特性来调整的。在本实施方案中，半导体层16限定与主表面14相反的主表面18。
在一些实施方案中，半导体器件结构10包括设置在半导体材料区域11的在衬底12和半导体层16之间的一部分中的隐埋层17、隐埋区17或掺杂区域17。在一个实施方案中，隐埋层17具有N型导电类型并且具有在约8.0×1014个原子/cm3至约1.2×1015个原子/cm3范围内的掺杂物浓度。具有P型导电性的掺杂区域21设置在半导体层16的邻近主表面18的一部分中，并且具有N型导电性的一个或多个掺杂区域22设置在半导体层16的邻近主表面18的另一部分中并且与掺杂区域21横向间隔开。具有N型导电性的掺杂区域26设置在半导体层16的邻近主表面18的另外部分中。隐埋层17和掺杂区域21，22和26可使用离子注入、旋涂、化学气相沉积、固体源或本领域技术人员已知的其他掺杂技术形成，并且可与退火和/或扩散工艺组合。
在一些实施方案中，介电区28或介电结构28邻近主表面18设置并且被图案化以向掺杂区域21，22和26提供预定开口。介电区28可包括一个或多个介电层，其包括例如氧化物、氮化物，它们的组合；或本领域技术人员已知的其他介电材料或绝缘材料。在一些实施方案中，介电区28包括热氧化物、沉积氧化物、沉积氮化物和沉积氧化物的组合，其将在后面描述。可使用诸如掩模和蚀刻技术之类的图案化技术来在预定位置中的介电区28中提供开口。
根据本实施方案，半导体器件结构10还包括被设置为从主表面18延伸到半导体材料区域11中的一个或多个衬底接触结构31。在一个优选的实施方案中，衬底接触结构31从邻近或靠近主表面18延伸穿过半导体层16到衬底12的一部分内。应当理解，衬底接触结构31可从主表面18上方延伸或从主表面18向外延伸，可凹陷在主表面18下方延伸或从主表面18向内延伸，或者可从与主表面18基本上共面的位置延伸。另外，在一些实施方案中，衬底接触结构31可在掺杂区域22的一个或多个侧面上邻接掺杂区域22。
根据本实施方案，衬底接触结构31包括从主表面18延伸的槽结构32、沟道结构32、阱结构32或凹陷结构32；从槽结构32的下表面向上或向外延伸的一个或多个结构36、独立式结构36、独立式特征36或独立式元件36；以及设置在槽结构32内以使得导电材料37横向围绕独立式结构36的导电材料37、槽填充导电材料37或导电填充材料37。根据本实施方案，独立式结构36包括半导体层16的部分，该部分在槽结构32形成之后保持在适当位置。如将在后面更详细地描述，独立式结构36在剖视图中可为各种形状，诸如圆形、正方形、矩形、多边形或类似形状。在一个优选的实施方案中，独立式结构36与槽结构32的侧壁表面间隔开并且不连接到槽结构32的侧壁表面。在其他实施方案中，除了槽结构32的下表面之外，一个或多个结构36可连接到槽结构32的一个或多个侧壁表面。在一个实施方案中，槽结构32和结构36可以使用掩模和移除技术形成，包括但不限于光刻和蚀刻技术。
导电材料37包括一种或多种导电材料，诸如金属、掺杂半导体材料、掺杂多晶半导体材料、硅化物、它们的组合，或本领域技术人员已知的其他导电材料。在一些实施方案中，导电材料37至少部分地包括掺杂多晶半导体材料，诸如掺杂多晶硅。在一个实施方案中，当导电材料37包括掺杂半导体材料时，导电材料37具有与衬底12相同的导电类型。在本实施方案中，导电材料37优选地具有P型导电性。在一些实施方案中，当导电材料37包括掺杂半导体材料时，来自导电材料37的掺杂物可从导电材料37扩散到独立式结构36中，使得独立式结构36具有与在完成半导体器件结构10中的导电材料37相同的导电类型。本实施方案的该特征提供了对传导路径的电阻的额外降低。
在一个优选的实施方案中，导电材料37邻接的独立式结构36，而在导电材料37和独立式结构36之间没有中间介电层。导电材料37可与主表面18基本上共面，可凹陷在主表面18下方，或者可延伸到主表面18上方或从主表面18向外延伸。导电材料37可使用沉积、溅射、电镀、蒸发和/或本领域技术人员已知的其他形成技术来形成。当导电材料37包括掺杂多晶半导体材料时，多晶半导体材料可原位掺杂或在沉积后掺杂。
半导体器件结构10还包括电连接到掺杂区域21的电极41或导电结构41，电连接到掺杂区域22和衬底接触结构31的电极42或导电结构42，电连接到掺杂区域26的电极43或导电结构43，以及电连接到衬底12的电极44或导电结构44(例如，沿着主表面14)。电极41、42、43和44包括导电材料，诸如一种或多种金属材料。在一些实施方案中，电极41、42和43可包含Al、Al合金，诸如AlSi或AlCuSi、Al/Ni/Au、Al/Ni/Cu、Cr/Ni/Au、Ti/Ni/Au、Ti/Cu/Ni/Au、Ti/Ni/Ag，或本领域的技术人员已知的类似材料。在一些实施方案中，电极44可烧结Au、Al、Al合金，诸如AlSi或AlCuSi，或本领域技术人员已知的类似材料。
根据本实施方案，掺杂区域21、半导体层16和掺杂区域22被构造为横向二极管结构110。电极42将掺杂区域22和衬底接触结构31电连接在一起，并且衬底接触结构31被构造成向电极44提供低电阻传导路径，该电极44邻近半导体材料区域11的主表面14设置。进一步根据本实施方案，掺杂区域26、半导体层16和衬底12被构造为竖直二极管结构111。在本实施方案中，电极44被构造为横向二极管结构110和竖直二极管结构111两者的公共电极。更具体地讲，在本实施方案中，电极41被构造为阳极电极，并且电极44被构造为横向二极管结构110的阴极电极。此外，电极44被构造为阳极电极，并且电极43被构造为竖直二极管结构111的阳极电极。根据本实施方案，衬底接触结构31有助于在单个半导体材料区域11内包含或集成横向二极管结构110和竖直二极管结构111，以提供单片串联开关半导体器件10。由于半导体器件10是单片的，这是对于需要两个单独或分立器件来提供与半导体器件结构10相同的功能的现有结构的改进。因此，除了别的之外，半导体器件结构10提供了组装循环时间和成本的减少。此外，与相关器件相比，半导体器件结构10可被组装到更小的封装覆盖区中。
图2示出了根据另一个实施方案的半导体器件结构20的放大的局部剖视图。半导体器件结构20类似于半导体器件结构10，并在下文中仅对它们的不同进行描述。根据本实施方案，半导体器件结构20还包括一个或多个导电沟槽结构49或导电阴极结构49，其被设置成邻近主表面18延伸穿过掺杂区域22穿过半导体层16，并且邻近隐埋层17或在隐埋层17内终止。在一个实施方案中，导电沟槽结构49包括沟槽47和设置在沟槽47内的导电材料48。在一个实施方案中，导电材料48包括导电半导体材料，诸如导电多晶半导体材料。在一个优选的实施方案中，导电材料48是高掺杂的N型导电多晶硅材料。根据本实施方案，导电沟槽结构49被构造成减少泄漏电流并改善横向二极管结构110的正向传导特性。
在任选的实施方案中，具有P型导电性的掺杂区域29可被设置为邻接衬底接触结构31的上部部分以进一步增加邻近主表面18的衬底接触结构31的掺杂物浓度。在一些实施方案中，掺杂区域29宽于衬底接触结构31，使得掺杂区域29的一部分被横向插置在掺杂区域22和衬底接触结构31之间。在其他实施方案中，掺杂区域29可邻接衬底接触结构31的侧面部分。
从半导体器件结构20获得实验结果，并与100伏开关二极管双重串联器件的目标规格进行比较。这些结果表明，半导体器件结构20满足目标规格的关键方面的要求。表1提供了结果的总结。
表1-结构20的数据汇总
现在转向图3至图15，将根据一个实施方案描述形成半导体器件结构20以及衬底接触结构31的方法。图3示出了处于制造的早期阶段的半导体器件结构20的局部剖视图。在一个实施方案中，半导体衬底12被设置为具有重掺杂P型导电性，掺杂物浓度在约3.0×1018个原子/cm3至约8.0×1018个原子/cm3的范围内。在一些实施方案中，后密封结构51邻近主表面14设置，并且缓冲层52邻近主表面13设置。后密封结构51可包括介电材料，诸如氧化物、氮化物或它们的组合，并且可被构造成在随后的处理期间减少来自衬底12的自掺杂。在一些实施方案中，缓冲层52是轻掺杂的P型导电层，并且可使用外延生长技术或通过反掺杂衬底12来形成。
掩膜层53邻近主表面13设置。在一些实施方案中，掩膜层53可为介电材料，诸如氧化物。在一些实施方案中，掩膜层可为大约1.0微米的热氧化物。接下来，可使用掩模工艺在掩模层53中在对于隐埋层17预选的位置中形成开口56。衬底12的一部分然后掺杂有N型导电掺杂物以提供用于形成隐埋层17的掺杂区域171。在一些实施方案中，掺杂区域171可使用离子注入、旋涂、CVD、固体源、或本领域技术人员已知的其他掺杂技术来形成。在一个实施方案中，使用锑掺杂物源，并且将掺杂物退火以将掺杂物扩散到衬底12中。在退火步骤之后，薄氧化物膜57可形成在开口56内。
图4示出了附加处理之后的半导体器件结构20的局部剖视图。在一个实施方案中，离子注入步骤用于提供另一个掺杂区域172以增加存在的N型掺杂物的量。在一些实施方案中，使用在约1.0×1015个原子/cm2至约3.0×1015个原子/cm2范围内的一个或多个剂量以及在约100keV至约150keV的范围内的离子注入能量来离子注入磷。在另选形式中，砷和/或锑掺杂物可用于掺杂区域172。
图5示出了进一步处理之后的半导体器件结构20的放大的局部剖视图。在一个实施方案中，移除掩膜层53和膜57，同时将后密封结构51留在适当位置。接下来，半导体层16邻近衬底12的主表面13设置。在一个实施方案中，外延生长技术用于沉积覆盖在衬底12上面的半导体层16以提供半导体材料区域11。基于半导体器件结构20的期望电特性来确定半导体层16的掺杂物浓度、掺杂物分布(即，均匀或不均匀，诸如分级)以及厚度。在用于100伏器件的半导体器件结构20的实施方案中，半导体层16具有约10微米的厚度，以及在约6.0×1014个原子/cm3至约8.0×1014个原子/cm3范围内的掺杂物浓度，并且具有N型导电类型。在半导体层16的形成期间，掺杂区域171和172可扩散以靠近半导体层16和衬底12之间的界面形成隐埋层17。
在后续步骤中，掩膜层61邻近半导体层16的主表面18设置。在一些实施方案中，掩膜层61包括一种或多种介电材料。在一个实施方案中，掩膜层61包括使用干法氧化技术形成的氧化物，并且具有在约0.04微米至约0.06微米的范围内的厚度。在后续步骤中，另一个掩膜层(未示出)设置在掩膜层61上方并且设置有对应于掺杂区域21和29的期望位置的开口。在一个实施方案中，使用光刻胶层，然后使用硼离子注入来将P型掺杂物注入到掺杂区域21和29的半导体层16中。然后剥离光刻胶层，而且注入的掺杂物退火并扩散以提供掺杂区域21和29。在一个实施方案中，在约1.0×1015个原子/cm2至约3.0×1015个原子/cm2的范围内的一个或多个注入剂量以及在约30keV至约60keV范围内的注入能量用于形成掺杂区域21和29。在一些实施方案中，掺杂区域21和29在约1.0微米至约4.0微米的范围内延伸到半导体层16中。
在一些实施方案中，第二光刻胶层(未示出)设置在掩膜层61上方，然后图案化以提供对应于掺杂区域22和26的期望位置的开口。磷离子注入可用于将N型掺杂物注入到掺杂区域22和26的半导体层16中。在一个实施方案中，在约1.0×1016个原子/cm2至约2.0×1016个原子/cm2的范围内的一个或多个注入剂量以及在约100keV至约150keV范围内的注入能量用于形成掺杂区域22和26。在掺杂步骤之后，移除第二光刻胶层，并且N型掺杂物退火并扩散以提供掺杂区域22和26。在一些实施方案中，掺杂区域22和26在约1.0微米至约4.0微米的范围内延伸到半导体层16中。应当理解，在另选形式中(或除此之外)，砷和锑可用作掺杂区域22和26的N型掺杂物源。另外，在其他实施方案中，掺杂区域21，22，26和29的掺杂物可同时退火和/或扩散。
图6示出了更进一步处理之后的半导体器件结构20的放大的局部剖视图。在一个实施方案中，掩膜层62邻近掩膜层61设置。在一些实施方案中，掩膜层62可为介电材料，诸如氧化物或氮化物。在一个实施方案中，掩膜层包括厚度在约0.18微米至约0.25微米范围内的沉积氧化物。接下来，另一个掩膜层(未示出)可邻近掩膜层62设置，并且在一些实施方案中，包括光刻胶材料。然后将光刻胶材料图案化以提供开口，其中沟槽47和槽结构32待形成在半导体材料区域11中。在形成光刻胶材料中的开口之后，移除掩模层61和62的暴露部分以暴露主表面18的部分。
接下来，使用移除工艺来从半导体材料区域11的部分移除材料，以形成从主表面18向内延伸的沟槽47和槽结构32。根据本实施方案，该移除工艺还提供结构36，诸如从槽结构32的下表面向上或向外延伸的独立式结构36。在一些实施方案中，蚀刻技术用于形成沟槽47和槽结构32。在大多数实施方案中，沟槽47可延伸到半导体材料区域11中，使得沟槽47接触隐埋层17的至少一部分，如通常在图6中所示。另外，槽结构32可延伸到半导体材料区域11中，使得槽结构32接触衬底12的至少一部分。在其他实施方案中，沟槽47和槽结构32可在不到隐埋层17和衬底12的地方终止，并且来自放置在沟槽47和槽结构32内的导电材料的掺杂物可从这些特征结构向外扩散以分别在最终结构中接触隐埋层17和衬底12。另外，来自隐埋层17和衬底12的掺杂物可向上扩散以在最终结构中进行接触。
在一个优选的实施方案中，反应性离子蚀刻技术用于形成沟槽47和槽结构32。仅通过示例性示例，可使用基于氟或氯的化学物质来形成沟槽47和槽结构32。在一个优选的实施方案中，沟槽47和槽结构32(包括结构36)具有基本上竖直的侧壁。在其他实施方案中，这些特征结构中的一个或多个可在剖视图中具有倾斜或锥形轮廓。在一些实施方案中，沟槽47包括单独或不同的沟槽。在其他实施方案中，沟槽47可为单个连续沟槽。在一些实施方案中，槽结构32包括多个单独和不同的结构。在其他实施方案中，槽结构32可为单个连续结构。在沟槽47和槽结构32(包括结构36)形成之后，光刻胶材料可被移除。在一些实施方案中，沟槽47具有在约0.6微米至约0.8微米范围内的宽度147。另外，在一些实施方案中，槽结构32具有在约7微米至约12微米范围内的宽度132。在其他实施方案中，沟槽47和槽结构32可使用单独的掩膜和移除步骤形成。
图7示出了附加处理之后的半导体器件结构20的放大的局部剖视图。在一个实施方案中，导电材料层64被设置为覆盖在主表面18上面，并且在沟槽47和槽结构32的暴露表面上方。根据本实施方案，由于宽度147基本上小于宽度132，所以沟槽147填充有导电材料层64，并且包括结构36的槽结构32衬有导电材料层64。在一些实施方案中，导电材料层64可为掺杂多晶半导体材料。在一个实施方案中，导电材料64包括掺杂有N型掺杂物诸如磷的多晶硅。在一个实施方案中，导电材料层64的厚度被选择为宽度147的大约一半。在一个实施方案中，导电材料层具有在约0.3微米至约0.4微米范围内厚度。沉积技术诸如低压化学气相沉积(LPCVD)技术可用于形成导电材料层64。
接下来，在任选步骤中，除了导电材料层64的设置在沟槽47内的那些部分之外，可使用各向同性干法蚀刻工艺来移除导电材料层64的部分。该步骤在沟槽47内形成导电材料48，以提供导电沟槽结构49，如通常在图8中所示。在一些实施方案中，导电材料层64的剩余部分可保留为沿着槽结构32和/或结构36的下表面。在一个实施方案中，可使用基于氟或氯的化学物质来各向同性地蚀刻导电材料层64。
图9示出了进一步处理之后的半导体器件结构20的局部剖视图。在一个实施方案中，材料层66被设置为覆盖在主表面18上面，并被设置为覆盖在槽结构32和结构36的表面上面。在一个实施方案中，材料层66包括未掺杂多晶半导体材料，诸如未掺杂多晶硅。在提供材料层66之后，使用成角度的离子注入步骤(通常由箭头67表示)在材料层66内提供P型掺杂物。在一些实施方案中，硼离子注入以在约5.0×1015个原子/cm2至约1.0×1016个原子/cm2范围内的至少一个注入剂量以及在约10keV至约60keV范围内的至少一种注入能量来使用。
在后续步骤中，各向异性蚀刻步骤可用于从槽结构32的下表面以及从直接覆盖的主表面18移除材料层66的部分以暴露掩膜层61/62的部分，如通常在图10中所示。在一个实施方案中，干法蚀刻工艺与基于氟或氯的化学物质一起使用。然后使用退火步骤将掺杂物从材料层66和导电材料48向外扩散到半导体材料区域11中。在一个实施方案中，将半导体器件结构20暴露于在约900摄氏度至约1000摄氏度范围内的温度持续在约30分钟至约60分钟范围内的时间。
图11示出了更进一步处理之后的半导体器件结构20的局部剖视图。在一个实施方案中，材料层被设置为覆盖在主表面18上面，并且设置在槽结构32内。在一些实施方案中，材料层为掺杂或未掺杂多晶半导体材料，诸如多晶硅。当未掺杂时，材料层可提供P型掺杂物源。当掺杂时，材料层可在沉积工艺期间原位掺杂，或者在沉积之后使用离子注入或本领域技术人员已知的其他掺杂技术进行掺杂。在后续步骤中，材料层被平坦化以移除材料层的部分，留下材料层的具有槽结构32的其他部分以提供衬底接触结构31的导电材料37。在一些实施方案中，使用退火工艺来将掺杂物扩散在接触结构内。例如，将半导体器件结构20暴露于在约900摄氏度至约1000摄氏度范围内的温度持续在约30分钟至约60分钟范围内的时间。在另选实施方案中，导电材料37可为金属材料，与多晶半导体材料组合的金属材料，或本领域技术人员已知的其他导电材料。根据本实施方案，在半导体器件结构20的制造的该步骤中，结构36可包括来自周围导电材料37的P型掺杂物的向外扩散的P型导电性。在一些实施方案中，这提供了被构造为低电阻导电路径的衬底接触结构31。
图12示出了根据一个实施方案的衬底接触结构31和导电沟槽结构49的局部顶视图。在本实施方案中，导电沟槽结构49包括一对间隔开的细长沟槽结构。在其他实施方案中，导电沟槽结构49为连续的沟槽结构。在一个实施方案中，衬底接触结构31包括多个间隔开的结构。在其他实施方案中，衬底接触结构31包括单个连续的结构。在一个优选的实施方案中，衬底接触结构31被构造成使得结构36包括结构36的邻接的列(例如，列361和362)，它们彼此偏移(即，如图12所示沿y方向偏移)，使得在邻接结构36之间存在基本上相等的距离(由距离323和324表示)。在一个实施方案中，距离323和324在约1.4微米至约1.8微米的范围内。在一个优选的实施方案中，距离323和324为约1.6微米。在一些实施方案中，槽结构32包括周边320，该周边具有与至少两个侧面例如侧面321和322上的邻接结构36基本上等距的轮廓。根据本实施方案，当添加导电材料37时，前述特征结构提供了改进的填充结构。也就是说，导电材料37更均匀地分布在槽结构32内，这提供更均匀的填充并且更均匀地分布应力。如图12所示，结构36在顶视图或剖视图中可具有多边形形状。在其他实施方案中，结构36可以具有圆形、正方形或本领域技术人员已知的类似形状。根据本实施方案，结构36保留为完成结构的一部分，并且在提供导电材料37的过程期间不被消耗。在一些实施方案中，槽结构32具有在约7微米至约12微米范围内的宽度132，并且导电沟槽结构具有在约0.6微米至约0.8微米范围内的宽度147。
图13示出了附加处理之后的半导体器件结构20的局部剖视图。在一个实施方案中，介电结构71被设置为覆盖在半导体材料区域11的主表面18上面，或邻近半导体材料区域11的主表面18。在一个实施方案中，介电结构71包括一种或多种介电材料或层，诸如氧化物、氮化物、它们的组合，或本领域技术人员已知的其他材料。在一个优选的实施方案中，介电结构71包括沉积氧化物710、沉积氮化物711和沉积氧化物712。在一个实施方案中，沉积氧化物710具有在约0.4微米至约0.7微米范围内的厚度，并且可使用LPCVD技术形成。沉积氮化物711可具有约0.1微米的厚度并且可使用LPCVD技术形成。沉积氧化物712可具有在约0.5微米至约0.7微米范围内的厚度，并且可使用等离子体增强CVD(PECVD)技术形成。在一个实施方案中，介电结构71可在形成之后进行退火。在一些实施方案中，掩膜层61和62中的一个或多个掩膜层以及介电结构71被构造为图2所示的介电结构28。
接下来，可使用光刻和蚀刻步骤来图案化介电结构71以提供预定开口715，716，717，718，719和720，这些开口可使半导体材料区域11的主表面18的部分暴露以与掺杂区域21，22和26，沟槽接触结构47以及衬底接触结构31接触。在该过程的这点处，可从衬底12的主表面14附近移除后密封结构51。
图14示出了进一步处理之后的半导体器件结构20的局部剖视图。在一个实施方案中，介电层或掩膜层(未示出)被设置为覆盖在半导体材料区域11的主表面18上面以提供用于随后从主表面14处理半导体器件结构20的保护层。在一个实施方案中，掩膜层包括使用例如PECVD沉积技术沉积的约0.1微米至约0.2微米的氧化物。更具体地讲，提供掩模层以保护通过开口715至720暴露的主表面18。接下来，在一些实施方案中，主表面14被清洁，然后邻近主表面14沉积一层金/铂。在这些实施方案中，Au/Pt用于半导体器件结构20的寿命控制。在Au/Pt被沉积之后，半导体器件结构20在约1100摄氏度下退火以将Au/Pt扩散到半导体材料区域11中。在后续步骤中，掩膜层经受间隔物蚀刻工艺，留下邻近介电结构71的侧壁的间隔物81，如通常在图14中所示。
图15示出了更进一步处理之后的半导体器件结构20的局部剖视图。在一个实施方案中，半导体器件结构20经受预清洁处理，然后形成覆盖在介电结构71和主表面18上面的导电层。接下来，可使用光刻和蚀刻工艺来图案化导电层，以提供电极41、42和43，如通常在图15中所示。在一个实施方案中，导电层包括金属材料。在一些实施方案中，电极41，42和43可包含Al、Al合金，诸如A1Si或AlCuSi、Al/Ni/Au、Al/Ni/Cu、Cr/Ni/Au、Ti/Ni/Au、Ti/Cu/Ni/Au、Ti/Ni/Ag，或本领域的技术人员已知的类似材料。在一个优选的实施方案中，电极41，42和43包含AlSi，并且具有在约0.15微米至约0.25微米范围内的厚度。在一些实施方案中，在对电极进行图案化之后，电极41，42和43经受烧结工艺。
接下来，可将来自衬底12的材料从主表面14向内移除到薄的半导体材料区域11到期望的厚度，以将主表面14向内移动。在一些实施方案中，研磨和蚀刻工艺可用于薄化步骤。在薄化步骤之后，可沿着主表面14设置电极44。在一些实施方案中，电极44可烧结Au、Al、Al合金，诸如AlSi或AlCuSi，或本领域技术人员已知的类似材料。在一个优选的实施方案中，电极44包含烧结的Au。
根据本实施方案，前述方法提供了半导体器件结构20，其被构造为具有横向二极管结构110和竖直二极管结构111的单片串联开关二极管结构。根据本实施方案，衬底接触结构31对于横向二极管结构110向沿着半导体器件结构20的主表面14设置的公共电极44提供了低电阻传导路径。另外，导电沟槽结构49被构造成减少泄漏电流并提高正向传导性能。
鉴于上述全部内容，很明显公开了一种新颖的结构和方法。除了其他特征结构之外，还包括衬底接触结构，该衬底接触结构包括槽结构，从槽结构的下表面向上延伸的结构(诸如独立式结构)，以及设置在槽结构中围绕独立式结构的导电材料。在一个实施方案中，衬底接触结构用于实现单片串联开关二极管结构的形成。在另一个实施方案中，单片串联开关二极管结构包括从阴极区延伸到隐埋层的至少一个导电沟槽结构，其被发现可以减少泄漏电流并提高正向传导性能。除了别的之外，本实施方案提供了具有非常低电阻接触结构的串联开关半导体器件，该半导体器件尤其降低组装成本和循环时间。另外，在一些实施方案中，本结构和方法提供了较小的封装结构。
虽然通过特定优选的实施方案和示例性实施方案描述了该实用新型的主题，但前述附图及其描述只用来描绘本实用新型主题的典型实施方案，因此不应被视作限制该实用新型的主题的范围。很明显，许多替代方案和变型形式对本领域技术人员来说将是显而易见的。例如，衬底接触结构31可与需要低电阻衬底接触的其他类型的电子器件一起使用。另外，可以不止一个步骤形成显示为以单个步骤形成的结构，并且可以单个步骤形成显示为以不止一个步骤形成的结构。
如下文的诸项权利要求所反映，本实用新型的各方面具有的特征可少于前文公开的单个实施方案的所有特征。所以，下文表述的诸项权利要求特此明确地并入具体实施方式中，且每项权利要求本身都代表该实用新型的独立实施方案。此外，尽管本文描述的一些实施方案包含其他实施方案中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同实施方案的特征的组合意在属于该实用新型的范围，而且意在形成不同的实施方案。