半导体装置及其制造方法
【技术领域】
[0001]本发明涉及一种半导体装置及其制造方法，特别是涉及设置于半导体元件的外周部处的终端构造的形成。
【背景技术】
[0002]功率器件是面向用于电力变换、电力控制等的电力仪器的半导体装置，与通常的半导体装置相比高耐压化、大电流化。另外，功率器件在被施加了反向电压时，需要切断电流而保持较高的电压。作为功率器件的高耐压化的方法，已知如下技术，即，在半导体元件的外周部设置FLR(Field Limiting Ring)构造、RESURF(降低表面电场:Reduced SURfaceField)构造等终端构造。
[0003]FLR构造是如下构造，即，将低浓度的N型杂质区域和在该N型杂质区域内的表面部所形成的P型杂质区域之间的主结的周围用多个环状的P型杂质区域包围。在FLR构造中，在施加反向电压时，在主结穿通前，由各个环状的P型杂质区域形成的结依次穿通，由此缓和主结的电场。
[0004]RESURF构造具有以不分割的方式一致地形成有较低浓度的P型杂质区域的构造。在RESURF构造中，在施加了反向电压时，通过耗尽层从PN结扩展至P型杂质区域的内侧，而保持电压。RESURF构造能够利用较小面积的区域得到较高的耐压，但是电场容易集中于特定的部位，由电场集中的缓和产生的半导体元件的高耐压化存在极限。
[0005]另夕卜，在下述的专利文献1、2中，公开了由VLD(Variat1n of Lateral Doping)构造构成的终端区域的构造，其中，该VLD构造利用注入掩模的开口图案，对终端构造在从半导体元件的内侧朝向外侧的方向上的杂质浓度分布进行控制。
[0006]专利文献1:日本特开昭61 - 084830号公报
[0007]专利文献2:日本特开2003 - 197911号公报
【发明内容】
[0008]在专利文献I中，利用与位置相对应地改变了开口率的掩模对杂质进行离子注入，然后使杂质热扩散而使浓度均匀化，由此形成RESURF层。通常，该方法为了使杂质热扩散而需要长时间的高温热处理。长时间的高温热处理不仅增加制造成本，还降低生产率。
[0009]另外，在专利文献2中，将P型杂质离散地注入而形成P型杂质区域，然后进行热处理而使P型杂质热扩散，由此使P型杂质区域彼此重合。由此，得到在高浓度区域之间配置有通过热扩散而形成的低浓度区域的P型杂质区域。如专利文献2所述，在以固定的间隔形成浓度的浓淡的情况下，如果产生晶片工艺的照相制版工序、离子注入工序、蚀刻工序等的制造波动，则存在反向耐压降低的问题。
[0010]本发明就是为了解决上述课题而提出的，其目的在于提供一种半导体装置及其制造方法，该半导体装置及其制造方法能够防止生产率的降低，并且抑制电场集中的发生而得到稳定的反向耐压。
[0011]本发明所涉及的半导体装置具有:半导体衬底，其形成有半导体元件；以及终端构造，其设置于所述半导体衬底中的所述半导体元件的外周部，所述终端构造包含:第I导电型的第I杂质区域，其形成于所述半导体衬底内；以及第2导电型的第2杂质区域，其形成于所述第I杂质区域内的上表面部，所述第2杂质区域构成为，在宏观观察时，第2导电型的杂质浓度从所述终端构造的内周部朝向外周部减小，在微观观察时，由第2导电型的多个高浓度区域及围绕所述多个高浓度区域中的每一个的低浓度区域构成，并且，具有第2导电型的区域分离的部分。
[0012]发明的效果
[0013]根据本发明，由于能够在P型杂质区域的内部，在扩展耗尽层的同时，制作多个容易变为高电场的部位，抑制电场集中，因此能够得到具有稳定的反向耐压的半导体装置。另夕卜，第2杂质区域能够通过利用朝向终端构造的外侧开口率变小的注入掩模进行的离子注入，而集中形成。另外，由于不对第2杂质区域的杂质区域进行均匀化，因此不需要长时间的高温热处理，能够防止生产率的降低。
【附图说明】
[0014]图1是表示实施方式I所涉及的半导体装置的结构的俯视图。
[0015]图2是表示实施方式I所涉及的半导体装置的终端构造的结构的剖面图。
[0016]图3是表示注入掩模的例子的图，该注入掩模用于形成实施方式I所涉及的终端构造的P型杂质区域。
[0017]图4是表示实施方式I所涉及的终端构造中的P型杂质区域的剂量分布的图。
[0018]图5是表示利用图3的注入掩模而形成的终端构造的P型杂质区域的上表面构造的图。
[0019]图6是示意性地表示实施方式I所涉及的终端构造的半导体衬底内部的等电位线的图。
[0020]图7是示意性地表示实施方式I所涉及的终端构造的半导体衬底内部的等电位线的图。
[0021]图8是示意性地表示实施方式I所涉及的终端构造的半导体衬底内部的等电位线的图。
[0022]图9是表示注入至终端构造中的杂质的剂量和该终端构造中的反向耐压的关系的图。
[0023]图10是表示实施方式I所涉及的终端构造中的杂质浓度和反向耐压的依赖性的图。
[0024]图11是示意性地表示实施方式I所涉及的终端构造中的半导体衬底内部的等电位线的图。
[0025]图12是示意性地表示实施方式I所涉及的终端构造中的半导体衬底内部的等电位线的图。
[0026]图13是表示实施方式I所涉及的终端构造中的P型杂质区域的剂量分布的图。
[0027]图14是表示实施方式I所涉及的半导体装置的终端构造的P型杂质区域的上表面构造的图。
[0028]图15是表示实施方式I所涉及的半导体装置的终端构造的P型杂质区域的上表面构造的图。
[0029]图16是实施方式I所涉及的注入掩模的放大图。
[0030]图17是表示注入掩模的例子的图，该注入掩模用于形成实施方式2所涉及的终端构造的P型杂质区域。
[0031]图18是表示实施方式2所涉及的终端构造中的P型杂质区域的剂量分布的图。
[0032]图19是表示实施方式3所涉及的半导体装置的终端构造的结构的剖面图。
[0033]图20是表示实施方式3所涉及的终端构造中的P型杂质区域的剂量分布的图。
[0034]图21是表示实施方式4所涉及的半导体装置的终端构造的结构的剖面图。
[0035]图22是表示将发射极电极的一部分用作场板的本发明所涉及的终端构造的结构的剖面图。
[0036]图23是表示设置有沟道截断环电极的本发明所涉及的终端构造的结构的剖面图。
[0037]图24是表示设置有浮置场板的本发明所涉及的终端构造的结构的剖面图。
[0038]图25是表示将本发明应用于沟槽IGBT型的元件构造的情况下的终端构造的结构的剖面图。
[0039]图26是表示将本发明应用于具有N型载流子累积层的元件构造的情况下的终端构造的结构的剖面图。
[0040]图27是表示将本发明应用于具有二极管和N型MOSFET的元件构造的情况下的终端构造的结构的剖面图。
[0041]图28是表示省略了曲率缓和区域的情况下的本发明所涉及的终端构造的结构的剖面图。
【具体实施方式】
[0042]以下，基于附图，对本发明的实施方式进行说明。此外，在说明所利用的各附图中，由于简化地示出半导体装置的构造等，因此比例尺或纵横比等不一定正确。
[0043](实施方式I)
[0044]图1及图2是示意性地表示本发明的实施方式I所涉及的半导体装置的结构的图。图1是该半导体装置的俯视图，图2是沿图1所示的Al - A2线的剖面图。
[0045]本实施方式所涉及的半导体装置包含:IGBT 31 (Insulated Gate BipolarTransistor)，其是形成于娃(Si)等半导体衬底30的半导体元件；以及终端构造32，其形成于该IGBT 31的外周部的终端区域中。图2相当于IGBT 31的最外周部和终端构造32的截面。
[0046]IGBT 31包含:栅极电极8、发射极电极6、N型漂移区域1、N型缓冲区域4、P型集电极区域5、集电极电极7。栅极电极8及发射极电极6形成于半导体衬底30的上表面(主表面)上。如图1所示，在俯视观察时，栅极电极8形成于半导体衬底30的一条边的附近，发射极电极6以覆盖除栅极电极8的形成区域以外的IGBT 31的整体的方式而形成。
[0047]N型漂移区域1、N型缓冲区域4以及P型集电极区域5是形成于半导体衬底30内部的杂质区域。N型漂移区域I形成于半导体衬底30的内部整体。N型缓冲区域4形成于N型漂移区域I的下侧，P型集电极区域5形成于N型缓冲区域4的更下侧。另外，在半导体衬底30的下表面形成有与P型集电极区域5连接的集电极电极7。
[0048]如图2所示，终端构造32具有:N型漂移区域I (第I杂质区域)，其形成于半导体衬底30 ;P型杂质区域2 (第2杂质区域)及N型沟道截断区域3，它们形成于N型漂移区域I内的上表面部。终端构造32的内周部的P型杂质区域2与IGBT 31的最外周的P型杂质区