半导体封装结构及其制造方法
【技术领域】
[0001]本发明为一种半导体封装结构以及其制造方法，特别是指一种芯片尺寸(ChipScale Package, CSP)的半导体封装结构及其制造方法。
【背景技术】
[0002]随着电子产品的微型化趋势，半导体封装结构的体积势必需缩减，才能因应此趋势。而目前的半导体封装技术中，以芯片尺寸封装的方式较能使半导体封装结构满足体积缩减的需求。
[0003]请参考中国台湾专利证书号1251912号所揭示者,或是请参考图1所示的现有圆片级芯片封装结构I。该现有的圆片级芯片封装结构I大致包含一圆片11、多个铝垫12、一介电层13、多个重分配电路层14、保护层15及凸块16。这些铝垫12设置于圆片11上，而介电层13形成于圆片11及铝垫12上。介电层13中形成有多个开口，以使铝垫12暴露出。这些重分配电路层14则是堆叠于介电层13上，并分别与铝垫12电性连接。
[0004]制造上述现有的半导体封装结构时，往往需要使用到至少两次对位(alignment)步骤，一次是在介电层13中形成开口时使用，而另一次是在形成重分配电路层14时使用。对位步骤的次数增加，会使得半导体封装结构的整体制造时间增长、制造成本增加。
[0005]此外，现有的半导体封装结构的重分配电路层14是堆叠在介电层13上，使得重分配电路层14与介电层13之间只有一个平面相接触。如此，重分配电路层14与介电层13之间的结合力会较差，使得重分配电路层14在后续的工序中，较容易从介电层13上剥离。
[0006]有鉴于此，提供一种可改善至少一种上述缺失的半导体封装结构及其制造方法，乃为此业界亟待解决的问题。
【发明内容】
[0007]本发明的一目的为提供一种半导体封装结构及其制造方法，其中该半导体封装结构可具有较大的重分配电路层与介电层的接触面积。
[0008]为达上述目的，本发明所提供的半导体封装结构的制造方法包含以下步骤:提供具有多个连接垫的一芯片；形成一介电层于该芯片上，且该介电层覆盖这些连接垫；移除部分的该介电层，以形成多个容置槽于该介电层中，这些连接垫分别从这些容置槽中暴露出；以及，形成多个重分配电路层于这些容置槽内，这些重分配电路层分别与这些连接垫电性连接。
[0009]为达上述目的，本发明所提供的半导体封装结构包含:一芯片、一介电层及多个重分配电路层。芯片具有多个连接垫。介电层设置于芯片上，且介电层中定义有多个容置槽，这些连接垫分别从这些容置槽中暴露出。这些重分配电路层分别设置于这些容置槽中，并分别与这些连接垫电性连接。
[0010]为了让上述的目的、技术特征和优点能够更为本领域之人士所知悉并应用，下文是以本发明的数个较佳实施例以及附图进行详细的说明。
【附图说明】
[0011]图1为现有半导体封装结构的示意图；
[0012]图2为本发明的半导体封装结构的第一实施例的示意图；
[0013]图3为本发明的半导体封装结构的第二实施例的示意图。
[0014]图4A至图4J各为本发明的半导体封装结构的制造方法的第一实施例的其中一步骤的示意图；以及
[0015]图5为本发明的半导体封装结构的制造方法的第一实施例的流程图。
【具体实施方式】
[0016]本发明为一种半导体封装结构及其制造方法，以下将先详述本发明的半导体封装结构。
[0017]请参考图2所示，为本发明的半导体封装结构的第一实施例的示意图。半导体封装结构2包含:一芯片21、一介电层23、多个重分配电路层24、一保护层25及多个凸块26。以下将依序说明各元件的内容。
[0018]芯片21为一已经历过半导体工序而形成集成电路(图未示)的芯片。芯片21具有多个连接垫22 (本实施例仅以二个为例)，而这些连接垫22形成于芯片21的上表面(或称主动面)211上，且可为一铝垫。芯片21还可具有一保护层212，保护层212也形成于芯片21的上表面211上，并覆盖连接垫22的周缘。
[0019]为考量重分配电路层24的线路分配可能性，其重分配线路层24可不需受限于芯片21上表面的面积尺寸，其可视必要性延伸至芯片21上表面以外的区域(图未示)。而在此一前提下，芯片21则须经由挑拣设备重新将芯片21以扩散式排列产生一特定间隔，并在芯片21与芯片21间的间隔中再置入至少一填充材质(图未示)，以构成一具有扩散式排列的再制圆片(wafer form)或平板(panel form),以满足重分配电路层24的线路分配需求。
[0020]介电层23设置于芯片21上，且可覆盖芯片21的保护层212。介电层23中定义有多个容置槽231(可参考图4C所示，以更明显观察容置槽的形状及位置)，而这些容置槽231各包含相连通的一贯穿部(through port1n) 2311及一非贯穿部(blind port1n) 2312。贯穿部2311及非贯穿部2312皆从介电层23的上表面向下凹陷而形成，而贯穿部2311进一步地贯穿至介电层23的下表面。
[0021]由于这些贯穿部2311贯穿介电层23，且分别位于这些连接垫22的上方，使得这些连接垫22可分别从这些容置槽231中暴露出。如此，若容置槽231中未被设置任何材料时，可从容置槽231中观察到连接垫22。
[0022]这些重分配电路层24可分别设置这些容置槽231 (贯穿部2311及非贯穿部2312)内，使得这些重分配电路层24陷入于介电层23中，被介电层23环绕、包围。如此，除了重分配电路层24的上表面外，重分配电路层24的其它表面皆可与介电层23相接触。此外，依据应用情形，重分配电路层24可填满容置槽231，以使得重分配电路层24的上表面与介电层23的上表面为共面(如本实施例所示)；或者，重分配电路层可不填满容置槽(图未示)，或是填满容置槽后，进一步突出容置槽外(图未示)。
[0023]这些重分配电路层24设置这些容置槽231内时，这些重分配电路层24可分别与「暴露于容置槽231内的这些连接垫22」相接触而电性连接。
[0024]这些重分配电路层24各可包含一金属籽晶层241 (metal seed layer)和一第一金属层242。金属籽晶层241接触连接垫22及介电层23,而第一金属层242形成于金属籽晶层241上，且较金属籽晶层241厚。在其它实施例(图未示)中，重分配电路层也可只包含第一金属层，此时第一金属层会直接地接触到连接垫及介电层。此外，重分配电路层可包含一第二金属层形成于这些第一金属层之上(图未示)，以通过不同的材料差异所产生的阻障特性来达到保护第一金属层的效果，来避免因后续工序影响而可能造成的电性可靠度下降
[0025]保护层25(或可称为防焊层(solder mask))设置于介电层23及这些重分配电路层24上，且保护层25中定义有多个凹槽251 (可参考4G图所示，以更明显观察凹槽的形状及位置)。这些凹槽251贯穿保护层25，且分别位于这些重分配电路层24的上方，使得这些重分配电路层24可分别从这些凹槽251中暴露出。另，这些凹槽251可分别横向地偏离这些连接垫22，使得凹槽251并不是位于连接垫22的正上方(意指两者的中心并非在同一条铅直线上)。
[0026]这些凸块26分别设置于这些凹槽251中，且分别与「暴露于这些凹槽251中的这些重分配电路层24」相接触而电性连接。由于凹槽251横向地偏离连接垫22