20c，第二有源鳍组122可包括多个第二有源鳍122a至122c。还可提供更多数量或更少数量的有源鳍。
[0034]具体地说，衬底100可为例如块硅衬底或绝缘体上硅(SOI)衬底。另外，衬底100可为硅衬底或可为由诸如锗化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓的其他材料形成的衬底。在根据本发明构思的实施例的制造半导体器件的方法中，将描述衬底100是娃衬底的情况。
[0035]可通过在衬底100的顶表面上形成蚀刻掩模以及随后部分地蚀刻衬底100来形成第一有源鳍组120和第二有源鳍组122。这里，在通过部分地去除衬底100所形成的第一有源鳍组120和第二有源鳍组122周围可形成凹槽。在本发明构思的一些实施例中，可形成绝缘层110来填充凹槽。在图2中，第一有源鳍组120和第二有源鳍组122中的每一个具有竖直坡度。然而，本发明构思不限于此。也就是说，第一有源鳍组120和第二有源鳍组122中的每一个的侧表面可具有倾斜坡度并且可逐渐变尖。
[0036]在本发明构思的一些实施例中，可对第一有源鳍组120和第二有源鳍组122执行用于调整阈电压的掺杂处理。例如，如果利用第一有源鳍组120或第二有源鳍组122形成的晶体管是η型金属氧化物半导体(NMOS)晶体管，则使用的杂质可为例如硼(B)。如果利用第一有源鳍组120或第二有源鳍组122形成的晶体管是P型金属氧化物半导体(PMOS)晶体管，则使用的杂质可为例如磷⑵或砷(As)。
[0037]接着，在第一有源鳍组120上形成多个第一栅极结构10。具体地说，第一栅极结构10可形成在第一有源鳍组120上以沿着与第一方向交叉的第二方向(例如，图1中的竖直方向)延伸。另外，在第二有源鳍组122上形成多个第二栅极结构12。具体地说，第二栅极结构12可形成在第二有源鳍组122上，以沿着第二方向延伸，并且可布置为在第二方向上邻近于第一栅极结构10。可同时形成第一栅极结构10和第二栅极结构12。
[0038]第一栅极结构10中的每一个可包括多晶娃层130、硬掩模140和间隔层150。也就是说，第一栅极结构10中的每一个可为多晶硅层130、硬掩模140和间隔层150的堆叠物。相似地，第二栅极结构12中的每一个可包括多晶硅层132、硬掩模142和间隔层152。也就是说，第二栅极结构12中的每一个可为多晶硅层132、硬掩模142和间隔层152的堆叠物。可利用硬掩模140和142作为蚀刻掩模形成第一栅极结构10和第二栅极结构12。硬掩模140和142可包括(但不限于)氮化硅(SiN)。
[0039]间隔层150和152可包括低k材料，例如(但不限于)S1CN。在本发明构思的一些实施例中，可通过化学气相沉积(CVD)、原子层沉积(ALD)等形成间隔层150和152。在本发明构思的一些实施例中，硬掩模140和142可为SiN，并且间隔层150和152可为S1CN。在用于同时蚀刻硬掩模140和142以及间隔层150和152所执行的蚀刻处理中，硬掩模140和142可为比间隔层150和152更耐蚀的材料。
[0040]伪结构160形成在第一栅极结构10与第二栅极结构12之间的空间中。伪结构160可与第一栅极结构10和第二栅极结构12同时形成。伪结构160也可包括多晶硅层166、硬掩模164和间隔层162。还可将伪结构160看作是不在有源鳍120或122上延伸而是在第一栅极结构10与第二栅极结构12之间沿着第二方向延伸的第三栅极结构。第三栅极结构与第一栅极结构10和第二栅极结构12间隔开。
[0041]在本发明构思的一些实施例中，伪结构160可形成在以第一距离分离的第一栅极结构10与第二栅极结构12之间的空间中。
[0042]在本发明构思的一些实施例中，第一栅极结构10与第二栅极结构12之间的第一距离可为(但不限于)30nm或更大。
[0043]在本发明构思的一些实施例中，伪结构160在第一方向上的宽度可大于或等于第一栅极结构10中的每一个在第一方向上的宽度，并且还可大于或等于第二栅极结构12中的每一个在第一方向上的宽度。也就是说，伪结构160在第一方向上的宽度可包括一个栅极结构在第一方向上的横截面或多个栅极结构在第一方向上的横截面。例如，图1所示的伪结构160的宽度包括两个栅极结构在第一方向上的横截面。在本发明构思的一些实施例中，伪结构160的高度可大于或等于第一栅极结构10中的每一个的高度，并且还可大于或等于第二栅极结构12中的每一个的高度。也就是说，伪结构160的顶表面可大于或等于第一栅极结构10中的每一个的间隔层150的高度和第二栅极结构12中的每一个的间隔层152的高度。
[0044]图3是具有节瘤缺陷的半导体器件的顶表面。图4是沿着图3的线B-B截取的剖视图。
[0045]从图3和图4中可看出，一些第一栅极结构10具有节瘤缺陷170。具体地说，如果第一栅极结构10的间隔层150部分损失，则会暴露出间隔层150内部的硬掩模140和多晶硅层130，或者间隔层150的厚度会等于或小于阈值。因此，在暴露出多晶硅层130的区域中或者间隔层150的厚度等于或小于阈值的区域中，会产生节瘤缺陷170。通过多晶硅层130与在生长处理中使用的生长气体的反应生长出节瘤缺陷170。在不希望被任何操作原理约束的情况下，节瘤缺陷170的起因在于栅极结构之间的距离，也就是说，栅极结构之间的空间的宽度。
[0046]因此，根据本发明构思的各个实施例，在栅极结构之间的空白空间，也就是第一栅极结构10与第二栅极结构12之间的空白空间中填充有伪栅极，以减小或去除第一栅极结构10与第二栅极结构12之间的空间。这样可减小或抑制用于制造半导体器件所执行的蚀刻处理中的三维(3D)效应，因此防止节瘤缺陷。在本发明构思的一些实施例中，在用于制造半导体器件所执行的布局处理中，可在第一栅极结构10与第二栅极结构12之间形成伪栅极160。
[0047]根据本发明构思的实施例的半导体器件可包括第一鳍式场效应晶体管(FinFET)区域180和第二 FinFET区域182。第一 FinFET区域180包括沿着第一方向延伸的第一有源鳍组120和第一有源鳍组120上的沿着与第一方向交叉的第二方向延伸的第一栅极结构
10。第二 FinFET区域182在第二方向上邻近于第一 FinFET区域180，并包括沿着第一方向延伸的第二有源鳍组122和第二有源鳍组122上的沿着第二方向延伸的第二栅极结构12。另外，根据本发明构思的实施例的半导体器件可包括与第一FinFET区域180的一个区和第二 FinFET区域182的一个区各自重叠的伪结构区域。
[0048]在本发明构思的一些实施例中，第一FinFET区域180的所述区可包括其中未形成第一栅极结构10的区，第二 FinFET区域182的所述区可包括其中未形成第二栅极结构12的区。在本发明构思的一些实施例中，第一 FinFET区域180的所述区和第二 FinFET区域182的所述区可布置为彼此邻近。
[0049]图5是根据本发明构思的另一实施例的半导体器件的顶表面。图6至图8是示出根据本发明构思的另一实施例的制造半导体器件的方法的步骤的示图。
[0050]参照图5和图6，根据当前实施例，第一有源鳍220a至220c和第二有源鳍222a至222c形成在半导体器件的衬底200上。可形成比示出的更少或更多的鳍部。具体地说，可在衬底200上形成第一有源鳍220a至220c和第二有源鳍222a至222c，以沿着第一方向(例如，图5中的水平方向)延伸。可对第一有源鳍220a至220c和第二有源鳍222a至222c执行用于调整阈电压的掺杂处理。在图5中，可对第一有源鳍220a至220c执行掺杂处理，以使得利用第一有源鳍220a至220c形成的晶体管是PMOS晶体管，并且可对第二有源鳍222a至222c执行掺杂处理，以使得利用第二有源鳍222a至222c形成的晶体管是NMOS晶体管。
[0051]在第一有源鳍220a至220c上形成多个第一栅极结构20。具体地说，可在第一有源鳍220a至220c上形成第一栅极结构20，以沿着与第一方向交叉的第二方向(例如，图5中的竖直方向)延伸。另外，在第二有源鳍222a至222c上形成多个第二栅极结构22。具体地说，可在第二有源鳍222a至222c上形成第二栅极结构22，以沿着第二方向延伸，并且可布置为在第二方向上邻近于第一栅极结构20。可同时形成第一栅极结构20和第二栅极结构和22。
[0052]因此，在图5的实施例中，未在有源鳍上延伸而是在第一栅极结构与第二栅极结构之间沿着