第二方向延伸的第三栅极结构可包括沿着第二方向朝着第二栅极结构22延伸的第一栅极结构20的第一延伸部分El和沿着第二方向朝着第一栅极结构20延伸的第二栅极结构22的第二延伸部分E2。第一延伸部分El和第二延伸部分E2沿着第二方向以小于30nm的距离彼此间隔开，并且可与第一栅极结构20和第二栅极结构22同时形成。
[0053]现在将参照图6至图8描述根据本发明构思的另一实施例的制造半导体器件的方法。
[0054]参照图6，根据当前实施例的制造半导体器件的方法包括在衬底200上形成第一有源鳍220a和220b和第二有源鳍222a和222b以沿着第一方向延伸。在本发明构思的一些实施例中，可通过在衬底200的顶表面上形成蚀刻掩模并部分地蚀刻衬底200来形成第一有源鳍220a和220b以及第二有源鳍222a和222b。这里，在通过部分地去除衬底200所形成的第一有源鳍220a和220b以及第二有源鳍222a和222b周围可形成凹槽。在本发明构思的一些实施例中，制造方法还可包括形成绝缘层210以填充形成在第一有源鳍220a和220b和第二有源鳍222a和222b周围的凹槽。
[0055]制造方法包括:在第一有源鳍220a和220b上形成第一栅极结构20以沿着与第一方向交叉的第二方向延伸；以及在第二有源鳍222a和222b上形成第二栅极结构22以沿着第二方向延伸。在本发明构思的一些实施例中，第一栅极结构20可为多晶硅层230、硬掩模240和间隔层250的堆叠件。第二栅极结构22可为多晶硅层232、硬掩模242和间隔层252的堆叠件。如已经描述的那样，第一栅极结构可包括第一延伸部分E1，第二栅极结构22可包括第二栅极延伸部分E2。
[0056]参照图7，制造方法包括在第二栅极结构22上形成阻挡层262。形成在第二栅极结构22上的阻挡层262延伸以部分地覆盖第一栅极结构20。换句话说，在第二栅极结构22上形成阻挡层262的步骤可包括形成阻挡层262以使得阻挡层262的端部位于第一栅极结构20上。第一栅极结构20可包括多晶硅层230、硬掩模240和间隔层250。间隔层250可包括形成在多晶硅层230的侧表面上的侧壁间隔层。这里，在第二栅极结构22上形成阻挡层262的步骤可包括形成阻挡层262以使得阻挡层262的端部位于侧壁间隔层与第一有源鳍220b之间。在本发明构思的一些实施例中，阻挡层262可包括二氧化硅、氮化硅、氧氮化硅、金属层、光致抗蚀剂、旋涂玻璃(SOG)和/或旋涂硬掩模(SOH)中的至少一个。
[0057]参照图8，所述制造方法还可包括蚀刻未被阻挡层262覆盖的第一栅极结构20的一部分。部分地覆盖第一栅极结构20的阻挡层262可防止在蚀刻处理期间溅射的离子与第一栅极结构20碰撞因而损坏间隔层250。
[0058]形成有第一栅极结构20的区域(S卩，P区域)包括在第二方向上布置为彼此邻近的第一 PMOS栅极结构和第二 PMOS结构。制造方法还可包括在第一 PMOS栅极结构与第二 PMOS栅极结构之间的距离等于或大于预设阈值的情况下，在第一 PMOS栅极结构与第二PMOS栅极结构之间的空间中形成伪结构。在本发明构思的一些实施例中，在第一PMOS栅极结构与第二 PMOS栅极结构之间的空间中形成伪结构的步骤可包括在第一 PMOS栅极结构与第二 PMOS栅极结构之间的距离为30nm或更大的情况下形成伪结构。
[0059]相似地，如果其中形成有第一栅极结构20的区域是N区域，则该N区域可包括在第二方向上布置为彼此邻近的第一 NMOS栅极结构和第二 NMOS栅极结构。制造方法还可包括在第一 NMOS栅极结构与第二 NMOS栅极结构之间的距离等于或大于预设阈值的情况下，在第一 NMOS栅极结构与第二 NMOS栅极结构之间的空间中形成伪结构。在本发明构思的一些实施例中，在第一 NMOS栅极结构与第二 NMOS栅极结构之间的空间中形成伪结构的步骤可包括在第一 NMOS栅极结构和第二 NMOS栅极结构之间的距离为30nm或更大的情况下形成伪结构。
[0060]图9是具有节瘤缺陷的半导体器件的剖视图。图10是具有节瘤缺陷的半导体器件的顶视图。
[0061]在图9中，阻挡层264仅形成在第二栅极结构22上。具体地说，如果第一栅极结构20的间隔层250部分损失，则间隔层250内侧的硬掩模240和多晶硅层230会暴露出来，或者间隔层250的厚度会等于或小于阈值。因此，在暴露出多晶硅层230的区域中或者间隔层250的厚度等于或小于阈值的区域中，会产生节瘤缺陷270。在不希望被任何操作原理约束的情况下，通过多晶硅层230与在生长处理中使用的生长气体的反应会生长出节瘤缺陷270。当在蚀刻处理期间溅射的离子与第一栅极结构20碰撞时会出现这种节瘤缺陷270，因此损坏间隔层250。
[0062]因此，根据本发明构思的各个实施例，形成在第二栅极结构22上的阻挡层262可延伸以部分地覆盖第一栅极结构20。这样，在用于制造半导体器件所执行的蚀刻处理中，可减少或防止在第一栅极结构20的边缘的间隔层250通过山地效应或3D效应而损坏。根据本发明构思的一些实施例，在制造半导体器件而执行的布局处理中，形成在第二栅极结构22上的阻挡层262可延伸以部分地覆盖第一栅极结构20。
[0063]图11是根据本发明构思的另一实施例的半导体器件的示图。图12是根据本发明构思的另一实施例的半导体器件的示图。
[0064]参照图11，根据当前实施例的半导体器件可包括逻辑区410和静态随机存取存储器(SRAM)区420。第一晶体管411可设置在逻辑区410中，第二晶体管421可设置在SRAM区420中。
[0065]在本发明构思的一些实施例中，第一晶体管411和第二晶体管421可彼此不同。例如，第一晶体管411可形成为包括伪结构160，而第二晶体管421可利用延伸的阻挡层262形成。然而，本发明构思不限于该示例。
[0066]在图11中，逻辑区410和SRAM区420作为示例示出，但是本发明构思不限于该示例。本发明构思也可应用于逻辑区410和其中形成有另一存储器(例如，DRAM、MRAM、RRAM、PRAM等)的区。
[0067]参照图12，半导体器件可包括逻辑区410。在逻辑区410中，可设置彼此不同的第三晶体管412和第四晶体管422。虽然未具体示出，彼此不同的第三晶体管412和第四晶体管422也可设置在SRAM区中。
[0068]在本发明构思的一些实施例中，第三晶体管412和第四晶体管422可彼此不同。例如，第三晶体管412可形成为包括伪结构160，而第四晶体管422可利用延伸的阻挡层262形成。然而，本发明构思不限于该示例。
[0069]图13是包括根据本发明构思的实施例的半导体器件的系统芯片(SoC)系统1000的框图。
[0070]参照图13，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
[0071]应用处理器1001可包括中央处理单元(CPU) 1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
[0072]CPU 1010可执行操作以驱动SoC系统1000。在本发明构思的一些实施例中，CPU1010可被构造为包括多个核的多核环境。
[0073]多媒体系统1020可用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、摄像系统、后处理器等。
[0074]总线1030可用于在CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050当中的数据通信。在本发明构思的一些实施例中，总线1030可具有多层结构。具体地说，总线1030可为(但不限于)多层先进高性能总线(AHB)或多层先进可扩展接口(AXI)。
[0075]存储器系统1040可提供应用处理器1001连接至外部存储器(例如，DRAM 1060)的环境，并且高速操作。在一些实施例中，存储器系统1040可包括用于控制外部存储器(例如，DRAM 1060)的控制器(例如，DRAM控制器)。
[0076]外围电路1050可为SoC系统1000提供连接至外部装置(例如，主板)的环境。因此，外围电路1050可包括使得连接至SoC系统1000的外部装置能够与SoC系统1000兼容的各种接口。
[0077]DRAM 1060可用作用于应用处理器1001的操作的操作存储器。在一些实施例中，DRAM 1060可布置在应用处理器1001外部