4500V小2%到10%，或比 6500V 小 2% 到 10%ο
[0026]根据实施例，箝位晶体管112包括场板、掺杂环结构、横向掺杂结构的变体(VLD结构)、结型终止延伸结构(JTE结构)、沟槽结构中的至少一个的边缘终止结构。箝位晶体管和负载晶体管可以包括相同类型的边缘终止结构。
[0027]根据实施例，电路元件1201包括电耦合在第二箝位晶体管负载端子114和负载控制端子105之间的感测电阻器。集成电路100可以进一步包括电耦合到感测电阻器的电流感测电路，电流感测电路被配置为检测穿过感测电阻器的电流。
[0028]如在图2的示意性电路图的实施例中图示的，箝位晶体管112包括多个箝位晶体管单元Cl……Cn，η > 1，箝位晶体管单元Cl……Cn中的每一个包括第一和第二箝位晶体管单元负载端子Dl……Dn、Sl……Sn和控制栅单元端子Gl……Gn。例如，第一箝位晶体管单元负载端子Dl......Dn例如通过诸如包括接触和布线线路的金属结构的导电结构来电连接。例如，第二箝位晶体管单元负载端子SI……Sn例如通过诸如包括接触和布线线路的金属结构的导电结构来电连接。同样地，例如，控制栅单元端子Gl……Gn例如通过诸如包括接触和布线线路的金属结构的导电结构来电连接。箝位晶体管可以通过互连的箝位晶体管单元的序列来形成。
[0029]根据另一个实施例，负载晶体管102和箝位晶体管112是垂直晶体管，其包括在半导体本体的第一侧处的一个负载端子(例如，源极或发射极)以及在与第一侧相对的半导体本体的第二侧处的其它负载端子(例如，漏极或集电极)。在垂直晶体管中，负载电流流动出现在第一侧和第二侧之间。举例来说，箝位晶体管的箝位晶体管单元可以共享作为在半导体本体的第二侧(例如背侧)处的漏极端子的连续金属层或金属层堆叠。在半导体本体的第一侧(例如前侧)处，可以布置栅极和源极端子。例如，晶体管单元(例如，晶体管单元Cl……Cn)可以被定形为长条、长条的片段、圆形、椭圆形、多边形(例如，方形、矩形、六边形、八边形)。
[0030]关于图1和2描述的实施例允许对负载晶体管102进彳丁精确的电压箱位。可以减小或避免由分压器和/或齐纳二极管链进行的电压检测和由交叉电流、齐纳二极管链的击穿电压的波动引起的不期望的影响，所述波动由工艺波动或温度引起，因为箝位功能是由箝位晶体管的接通来触发的。
[0031]图3中图示的示意性电路图涉及集成电路1001的一个实施例。集成电路1001包括η型沟道负载FET 1021，所述η型沟道负载FET 1021是图1中图示的负载晶体管102的一个示例。η型沟道负载FET 1021包括负载FET漏极端子1031、负载FET源极端子1041和负载FET栅极端子1051，这些端子是针对图1中图示的负载晶体管102的第一和第二负载端子103、104和负载控制端子105的示例。
[0032]集成电路1001的箝位结构110包括η型沟道箝位FET 1121，所述η型沟道箝位FET 1121是图1中图示的箝位晶体管112的一个示例。η型沟道箝位FET 1121包括箝位FET漏极端子1131、箝位FET源极端子1141和箝位FET栅极端子1151，这些端子是图1中图示的第一和第二箝位晶体管负载端子113、114和箝位晶体管栅极端子115的示例。η型沟道箝位FET 1121包括可调整阈值电压Vthc。阈值电压Vthc大于30V且可以相对于η型沟道负载FET 1021的电压阻塞要求调整。例如，根据实施例，阈值电压Vthc可以在生产测试期间调整。箝位结构110进一步包括电阻器130和二极管131。电阻器130、η型沟道箝位FET 1121和二极管131串联电连接。例如，电阻器130、η型沟道箝位FET 1121和二极管131的单片集成允许减少印刷电路板(PCB)面积要求以及减少由于诸如虚焊的低劣电连接而导致的故障概率。
[0033]当例如在一个或多个过电压的出现的情况下箝位FET栅极端子1151和箝位FET源极端子1141之间的电压超过阈值电压Vthc时，η型沟道箝位FET 1121被接通，并且经由负载FET栅极1051的接通对负载FET漏极端子1031和负载FET源极端子1041之间的电压进行箝位。电阻器130充当电流限制元件。η型沟道箝位FET 1121的沟道宽度可以被选择为足够小以用于调整低短路电流水平。电阻器130是针对图1中图示的电路元件1202的一个示例。二极管D阻碍在η型沟道负载FET 1021的导通状态中的负载FET栅极端子1051的放电。在导通状态中，在负载FET栅极端子1051处的电压可以大于在负载FET漏极端子1031处的电压。在图3中图示的实施例中，η型沟道负载FET 1021图示了图1的负载晶体管102的一个示例。根据其他实施例，负载晶体管102可以是BJT、IGBT或JFET。20.根据实施例，负载晶体管102是在导通状态晶体管模式中传导大于2A的电流的功率晶体管。
[0034]箝位结构110在第一栅极电阻器1330的指向η型沟道负载FET 1021的一侧处电耦合到节点132。根据实施例，总的栅极电阻器可以被分裂为多个栅极电阻器，例如，第一栅极电阻器1330和可选的第二栅极电阻器1331。这允许实现具有在第一和第二栅极电阻器1330、1331之间的节点132的低通滤波器功能。
[0035]根据实施例，在切断的箝位FET栅极端子1151处，在箝位FET漏极端子1131和箝位FET源极端子1141之间的η型沟道箝位FET 1121的阈值电压Vbdc大于阈值电压Vthc。在箝位FET栅极端子1151和箝位FET源极端子1141之间的上升电压处，η型沟道箝位FET1121通过超过阈值电压Vthc而变成传导模式，从而避免了在箝位FET漏极端子1131和箝位FET源极端子1141之间的不期望的雪崩击穿。
[0036]根据实施例，在切断的箝位FET栅极端子1151处，在箝位FET漏极端子1131和箝位FET源极端子1141之间的η型沟道箝位FET 1121的阈值电压Vbdc大于在负载FET漏极端子1031和负载FET源极端子1041之间的η型沟道负载FET 1021的击穿电压Vbdc的90%。
[0037]集成电路1001可以进一步包括栅驱动器电路134和负载晶体管栅保护电路135。
[0038]图4图不了具有第一表面204和平行于第一表面204的第二表面205的半导体本体202的示意性横截面视图。半导体本体202可以是例如硅(Si )、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、氮化镓(GaN)或者砷化镓(GaAs)的单晶半导体本体。根据例如负载晶体管102的阻塞电压要求，在第一和第二表面204、205之间的距离可以在几十微米到几百微米的范围内。第一和第二表面204、205的标称方向限定了垂直方向，并且垂直于垂直方向的方向是横向方向。
[0039]图4的横截面视图图不了图3的箝位结构110的一部分的一个不例。图3的η型沟道箝位FET 1121的一部分的示例被图示为η型沟道箝位FET部分2121。在单元区域240中，半导体本体202包括邻接第一表面204的ρ型本体区241。半导体本体202进一步包括η+型源极区242和ρ +型本体接触区243。电接触244电耦合到η +型源极区242，并且经由P+型本体接触区243进一步电耦合到ρ型本体区241。电接触244电连接到布线254，所述布线254是例如图案化的金属化层的一部分。
[0040]控制栅电极245通过电介质结构246与半导体本体202电隔离。电介质结构246包括隧穿电介质247和栅电介质248。隧穿电介质247被布置在电荷存储结构249和半导体本体202之间，并且栅电介质248被布置在控制栅电极245和电荷存储结构249之间。
[0041]根据实施例，电荷存储结构249是氮化硅层。根据另一个实施例，电荷存储结构249是浮栅电极，例如，多晶硅浮栅电极。根据实施例，隧穿电介质247的厚度在热生长氧化物的情况下范围在3纳米和15纳米之间，并且栅电介质248的厚度范围在150纳米和30微米之间。栅电介质的厚度可以相对于在操作模式中的最大阻塞电压适当地调整。沟道区