250在面对电荷存储结构249的第一表面204处位于ρ型本体区241中。η型漂移区251在半导体本体202中位于第一和第二表面204、205之间。η型漂移区251在第二表面205处通过η+型漏极区253电耦合到漏电极252。例如，η型漂移区251的掺杂浓度可以对应于例如晶片的衬底材料的基本掺杂浓度，或者可以对应于形成在衬底上的半导体层的掺杂浓度。
[0042]在η型沟道箝位FET部分2121的导通状态中，电流穿过沟道区250和η型漂移区251在η+型源极区242和η +型漏极区253之间流动。在η型沟道箝位FET部分2121中，图3中图示的电阻器130由η型漂移区251的路径电阻确定。例如，电阻器的电阻值可以由多个箝位晶体管单元、电阻率和诸如η型漂移区251的厚度的尺寸来确定。
[0043]单元区域240由边缘终止区域256中的边缘终止结构255围绕或至少部分地围绕，所述边缘终止区域256围绕或至少部分地围绕单元区域240。例如，边缘终止结构255可以包括场板、掺杂环结构、横向掺杂结构的变体、结型终止延伸结构和沟槽结构中的至少一个。
[0044]n+型源极区242经由电接触244、布线254和接触259电耦合到pn结二极管231。pn结二极管包括P+型阳极接触区261、ρ型阳极区262和η +型阴极区263。举例来说，η +型阴极区263和η+型源极区242可以一起被处理。同样地，ρ型阳极区262和ρ型本体区241可以一起被处理。同样地，P+型阳极接触区261和ρ +型本体接触区243可以一起被处理。例如，一起被处理的半导体区包括相同的垂直尺寸和掺杂剂轮廓。不同或分开的源极区242和ρ型本体区241可以通过布线258来短路。例如，布线254、258可以是图案化的金属化层或层堆叠的部分。
[0045]在图4中图示的实施例中，图3的二极管131被形成为pn结二极管231。根据其他实施例，二极管131可以是肖特基二极管。根据其他实施例，可以使用肖特基和/或pn结二极管的串联连接。一个或多个二极管的电压阻塞能力可以相对于在负载FET栅极端子1051处的最大电压而调整。
[0046]在形成如图4的示意性横截面视图中图示的箝位结构110之后，η型沟道箝位FET1121的阈值电压Vthc可以通过以下步骤来调整:测量阈值电压Vthc，以及随后，通过允许电子隧穿穿过电荷存储结构249和半导体本体202之间的隧穿电介质247(例如通过施加电压到控制栅电极245)来变更电荷存储结构249的电荷。重复测量阈值电压Vthc和由隧穿穿过隧穿电介质247的电子变更电荷存储结构249的电荷的序列，可以调整阈值电压Vthc的期望值。
[0047]即便在诸如辅助电源的中断的驱动电路的故障的情况下，维持了箝位结构110的功能。
[0048]图3中图示的基于箝位结构110的另外的实施例在下面被描述。
[0049]图5A的示意性电路图中图示的集成电路1002进一步包括电耦合在箝位FET源极端子1141和负载FET栅极端子1051之间的感测电阻器137。在感测电阻器137两端的电压降由电流感测电路检测，所述电流感测电路是栅驱动器电路134的部分。
[0050]在η型沟道箝位FET 1121的导通状态中，即使在没有启动η型沟道负载FET 1021的关断过程的情况下，在栅驱动器电路134的输入E处的电压超过在栅驱动器电路G的输出G处的电压。通过经由栅驱动器电路134的输入端子Ε、Ε’感测在感测电阻器137两端的电压降，可以确定箝位结构110的接通，而不管在栅驱动器电路134的输出G处的电压。例如，输入端子Ε、Ε’可以通过诸如一个或多个齐纳二极管的一个或多个二极管来被电保护以针对相对于诸如地(GND)的参考电位的不许可的电压。
[0051]由箝位结构110进行的电压箝位的检测可以启动由栅驱动器电路134进行的测量。例如，η型沟道负载FET 1021的接通或负载晶体管关断过程的短时中断(shortinterrupt1n)可以被启动，使得箝位结构110的电荷可以被传递到负载FET栅极端子1051。当电流流动穿过感测电阻器137结束时，经由输入端子E、E’检测的在电阻器137两端的电压降减小，并且可以继续或重新开始关断过程。在故障之后，可以基于诸如较低的栅驱动器电流的其它参数来执行关断过程。在图5A中图示的实施例中，感测电阻器137和输入端子E’是可选的。
[0052]在图5B中图示的集成电路1003的实施例中，箝位FET栅极电阻器1331电耦合到箝位FET栅极端子1151。箝位FET栅极电阻器1331和箝位FET 1121的输入电容具有低通滤波器功能，其抑制短期干扰。当箝位FET栅极端子1151和第二箝位FET负载端子1141之间的电压在由低通滤波器确定的时间段内超过阈值电压时，激活了箝位过程。电路功能可以通过适当地调整箝位FET栅极电阻器1331的电阻来优化。
[0053]在图6的示意性电路图中图示了提供箝位过程到栅驱动器电路134的反馈的集成电路1004的实施例。集成电路1004包括负载IGBT 2021，所述负载IGBT 2021包括负载IGBT集电极端子2031、负载IGBT发射极端子2041和负载IGBT栅极端子2051。集成电路1004进一步包括η型沟道感测FET 2521，所述η型沟道感测FET 2521包括感测FET漏极端子2531、感测FET源极端子2541和感测FET栅极端子2551。感测FET源极端子2541电耦合到栅驱动器电路134的输入端子Ε。例如，输入端子E可以通过诸如一个或多个齐纳二极管的一个或多个二极管来被电保护以针对相对于诸如地(GND)的参考电位的不许可的电压。在输入端子E处的高阻抗的情况下，可以免除二极管138。如果上拉电阻器139电耦合到参考电压电平Vcc，则可以要求二极管138和感测FET 2521的串联连接。电阻器140和输入端子E的输入电容充当允许对短瞬态(short transient)进行滤波的低通滤波器，所述短瞬态在正常操作模式期间可能由于在感测FET 2521处的电压改变和感测FET 2521的电容而在输入端子E处出现。可以提供另外的电阻器和另外的低通滤波器电容以调整电路布置的灵敏度。感测FET源极端子2541和箝位FET源极端子1141的不同电耦合提供了以下的益处:在负载IGBT 2021的关断处，输入端子E在负载IGBT 2021的栅电压中的改变发生之前接收信号。栅驱动器电路134可以因此被操作在支持箝位过程(例如，主动接通或电阻增加)的模式中。
[0054]当在负载IGBT 2021的栅极处关断到负电压时，输入端子E可以指的是在关断处的负电压以维持相同的阈值电压。
[0055]感测FET 2521和箝位FET 2021可以具有类似的设计和单元布局，并且可以例如关于FET单元的数目不同。FET 2521、2021可以被调整到不同的阈值电压，由此实现在负载晶体管的输入端子E和栅极处的期望的信号序列。
[0056]在图7的示意性电路图中图示了提供箝位过程到栅驱动器电路134的反馈的集成电路1005的另一个实施例。在输入端子E处的电压的箝位以及因此输入端子E免受非故意的高电压的保护经由电耦合到参考电压电平Vcc的二极管141而发生。由此可以避免诸如齐纳二极管的二极管的电击穿。二极管138是可选的。可以布置电耦合在箝位FET源极端子1141和参考电压电平Vcc或地(GND)之间的附加的钳位二极管。
[0057]在图8的示意性电路图中图示了提供箝位过程到栅驱动器电路134的反馈的集成电路1006的另一个实施例。集成电路1006允许避免在η型沟道负载FET 1021的栅极处的过电压。
[0058]例如，关于上面实施例中的任何一个描述的负载晶体管可以是FET、BJT、IGBT、或JFET0负载晶体管可以是在导通状态晶体管模式中传导大于2Α的电流的功率晶体管。
[0059]图9的示意性工艺流程图涉及调整箝位晶体管的阈值电压Vth的实施例，所述箝位晶体管包括第一和第二箝位晶体管负载端子和控制栅端子。箝位晶体管电耦合在负载晶体管的负载控制端子和第一负载端子之间，并且包括布置在电荷存储结构和半导体本体之