方的漏极区。相对于使用圆形或方形纳米线的垂直晶体管而言，垂直沟道条的矩形形状允许改进所公开的垂直晶体管器件的性能和单元区域密度。
[0037]图1A示出了具有在源极区104和漏极区110之间延伸的矩形形状的垂直沟道条108的垂直晶体管器件100的一些实施例的三维截面图。
[0038]垂直晶体管器件100包括位于半导体衬底102上面的源极区104。在一些实施例中，源极区104包括具有第一掺杂类型的重掺杂区(例如，掺杂浓度大于约1017原子/立方厘米的η型掺杂或ρ型掺杂)。在各个实施例中，该半导体衬底102可以包括诸如半导体晶圆或位于晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、硅锗(SiGe)、SOI等)，以及任何其他类型的半导体和/或形成在其上的和/或与其相关联的外延层。
[0039]一个或多个垂直沟道条108a和108b设置在源极区104上方。一个或多个垂直沟道条108a和108b形成垂直晶体管器件100的沟道区109。一个或多个垂直沟道条108a和108b的底面107邻接源极区104的顶面。底面107具有矩形形状，该矩形形状的相邻边具有不相等的长度。在一些实施例中，一个或多个垂直沟道条108a和108b具有的第二掺杂型不同于源极区104的第一掺杂类型(例如，ρ型掺杂和η型掺杂)。在其它实施例中，一个或多个垂直沟道条108a和108b可以包括非掺杂材料。在一些实施例中，垂直沟道条108a和108b可以包括诸如硅(Si)、硅锗(SiGe)、锗(Ge)、砷化铟(InAs)、砷化镓(GaAs)等的半导体材料。虽然垂直晶体管器件100示出了两个垂直沟道条108a和108b，但是应当理解，这种实施例不具有限制意义。相反，所公开的垂直晶体管器件100可以具有任何数量的垂直沟道条(例如，1、2、3、4等)
[0040]漏极区110设置在一个或多个垂直沟道条108a和108b上方。漏极区110邻接垂直沟道条108a和108b的顶面(与底面107相对)，使得垂直沟道条108a和108b在源极区104和漏极区110之间延伸。在一些实施例中，漏极区110包括的重掺杂区具有源极区104的第一掺杂类型(例如，掺杂浓度大于约1017原子/立方厘米的η型掺杂或ρ型掺杂)。
[0041]包括导电材料的栅极区106在邻近一个或多个垂直沟道条108a和108b的位置处垂直地设置在源极区104和漏极区110之间。在垂直晶体管器件100工作期间，可以选择性地对栅极区106施加电压。施加的电压导致栅极区106控制电荷载流子111沿着源极区104和漏极区110之间的垂直沟道条108a和108b流动。在一些实施例中，栅极区106围绕一个或多个垂直沟道条108a和108b，以便形成全环栅(GAA)晶体管器件。
[0042]图1B示出了垂直晶体管器件100的俯视图112的一些实施例。
[0043]如俯视图112中所示，设置在源极区104和漏极区110之间的垂直沟道条108a和108b具有四条边被直角分隔开的矩形形状。垂直沟道条108a和108b的矩形形状导致相邻的边具有不同的长度。例如，垂直沟道条108a和108b分别具有长度1的两条第一相对边和具有宽度w的两条第二相对边，其中，长度1的值大于宽度w的值。在一些实施例中，在源极区104上方的区域中，多个垂直沟道条108a和108b的两条第一相对边定向为彼此平行(即，第一垂直沟道条108a的两条第一相对边定向为平行于第二垂直沟道条108b的两条第一相对边)。
[0044]在一些实施例中，垂直沟道条108a和108b的长度1在垂直沟道条108a和108b的宽度w的值的约4倍和约20倍之间的范围内。例如，在一些实施例中，长度1的值可以介于约20nm和约lOOnm之间，并且宽度w的值可以介于约5nm和约10nm之间。在其他实施例中，长度1和宽度w可以具有更小的值或根据所需晶体管器件的特性变化的值。应当理解，增大栅极区106围绕沟道区109的元件的区域也会增大垂直晶体管器件100的有效宽度。因此，相对于具有方形或圆形纳米线的垂直晶体管器件而言，一个或多个垂直沟道条108a和108b的矩形形状增大了沟道区109的有效宽度(Weff)。
[0045]图1C示出了垂直晶体管器件100的侧视图114的一些实施例。
[0046]如侧视图114所示，栅极区106在与源极区104和漏极区110垂直分隔开的位置处围绕垂直沟道条108a和108b。栅极区106通过栅极介电层116与垂直沟道条108a和108b分隔开，栅极介电层116邻接垂直沟道条108a和108b的侧壁。
[0047]图2A和图2B示出了包括垂直晶体管器件201a和201b的集成芯片200的一些实施例，垂直晶体管器件201a和201b具有在一个或多个源极区104和一个或多个漏极区216之间延伸的矩形形状的垂直沟道条108。
[0048]图2A示出了集成芯片200的侧视图的一些实施例。
[0049]集成芯片200包括设置在垂直晶体管器件201a和201b的源极区104之间的隔离区204(例如，浅沟槽隔离区)。在一些实施例中，源极区104可以设置在一个或多个阱区202内，阱区202位于半导体衬底102内。在这样的实施例中，源极区104的掺杂类型与一个或多个阱区202的掺杂类型不同(例如，源极区104可以具有第一掺杂类型，而阱区202可以具有与第一掺杂类型不同的第二掺杂类型)。第一绝缘层206设置在源极区104上方。在各个实施例中，第一绝缘层206可以包括一个或多个不同的介电层。在一些实施例中，第一绝缘层206可以包括二氧化娃(Si02)、氮化娃(SiN)、碳氮化娃(SiCN)、氮氧娃碳化合物(SiCON, silicon carbon oxy-nitride)等中的一种或多种。
[0050]栅极介电层208设置在第一绝缘层206上方。在一些实施例中，例如，栅极介电层208可以包括诸如氧化铪(HfOx)、氧化锆(ZrOx))、或氧化铝(A1203)的高k栅极介电材料。栅极介电层208可以包括具有水平边208a和垂直边208b的“L”形结构。水平边208a定向为平行于源极区104的顶面并且垂直边208b定向为平行于垂直沟道条108的侧壁。
[0051]栅极区210设置在栅极介电层208上方。第一绝缘层206和栅极介电层208配置为将源极区104与栅极区210电隔离。栅极区210包括导电材料(例如，金属或多晶硅)。在一些实施例中，栅极区210可以包括一个或多个不同的层。例如，在一些实施例中，栅极区210可以包括第一栅极层210a、以及上面的第二栅极层210b，第一栅极层210a包括栅极功函层，栅极功函层包括选择为垂直晶体管器件201a和201b提供选择的功函的材料，第二栅极层210b包括栅极金属层。在一些实施例中，例如，第一栅极层210a可以包括氮化钛(TiN)、氮化钽(TaN)、碳化铝钛(TiAlC)、碳化铝钽(TaAlC)等。在一些实施例中，例如，第二栅极层210b可以包括钨(W)或铝(A1)。在一些实施例中，栅极区域210也可以包括“L”形结构。
[0052]介电层212设置在栅极区210上方。在各个实施例中，介电层212可以包括一个或多个不同的介电层。在一些实施例中，介电层212可以包括设置在栅极区210上的第一介电层212a，和上面的层间介电层(ILD)212b。在一些实施例中，第一介电层212a可以包括氮化硅(SiN)、碳氮化硅(SiCN)、氮氧硅碳化合物(SiCON)等。在一些实施例中，ILD层212b可以包括二氧化硅(S12)、磷硅玻璃(PSG)、硼硅玻璃(BSG)。
[0053]漏极间隔件214在横向地设置在垂直沟道条108之间的位置处设置在栅极区210和介电层212上方。漏极间隔件214配置为将栅极区210与漏极区216电隔离。在一些实施例中，漏极区216可以包括一个或多个分离的漏极接触件217(例如，诸如金属的导电材料)。在一些实施例中，例如，漏极间隔件214可以包括二氧化硅(S12)、氮化硅(SiN)、碳氮化硅(SiCN)、氮氧硅碳化合物(SiCON)等中的一种或多种。
[0054]图2B示出了集成芯片200的俯视图218的一些实施例。如俯视图218中所示，沿着截线A-A’截取集成芯片200的侧视图(图2A中示出)。
[0055]图3示出了俯视图300a至300c的各个实施例，其示出了在所公开的垂直晶体管器件的源极区上的垂直沟道条结构。
[0056]垂直晶体管器件的第一俯视图300a示出了位于源极区302上方的多个单引线沟道304。多个单引线沟道304具有方形截面(例如，具有长度相等的四条边)。多个单引线沟道304之间的间距使得源极区302具有长度I1和宽度Wl。
[0057]垂直晶体管器件的第二俯视图300b示出了位于源极区306上方的多个垂直沟道条308。多个垂直沟道条308具有矩形截面，矩形截面的长度在与源极区306的长度(即，较大的尺寸)平行的方向上延伸(即，使得多个垂直沟道条308的长边定向为平行于源极区306的长边)。
[0058]多个垂直沟道条308之间的间距使得源极区306具有长度I2和宽度w2，该长度I2和宽度W2分别小于俯视图300a中示出的垂直晶体管器件的长度I1和宽度W1 (由于通过结合方法600所描述的自对准工艺来形成垂直沟道条308)。在一些实施例中，通过将多个单引线沟道304替换为多个垂直沟道条308，可以将源极区的尺寸降低了 1.2倍以上。
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