制备工艺大致步骤如下:
[0042]先在S0I衬底40上，利用传统的硅基CMOS工艺制备形成PM0S器件60，具体制备工艺可根据电路设计的特征器件尺寸确定。如栅长为60nm的PM0S器件可采用65nm工艺制备，栅长为40nm的PM0S器件可采用40nm工艺制备等等。
[0043]然后，在PM0S器件60四周的S0I衬底硅膜上可采用光刻、刻蚀工艺制备形成沟槽结构70，停止在下层S1jl，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接80，使四周的相邻沟槽之间不相连通，目的是以桥接80处作为后续对底部悬空的PM0S器件60的支撑。
[0044]最后，利用沟槽结构70并采用横向刻蚀工艺，将PM0S器件60底部的S1jl去除，从而形成底部悬空的PM0S器件60。
[0045]也可以在第一衬底上制备常规的PM0S器件作为第一 M0S器件，并在第二衬底上制备常规的NM0S器件作为第二 M0S器件。
[0046]作为制备底部悬空的PM0S器件的另一优选实施例，也可选用非硅基衬底作为第二衬底来制备底部悬空的PM0S器件。其具体的制备工艺大致步骤如下:
[0047]先在非硅基半导体衬底、例如锗衬底上，利用外延工艺生长一层单晶硅薄膜；
[0048]然后，采用传统的硅基CMOS工艺在单晶硅薄膜上制备PM0S器件，具体制备工艺同样可根据电路设计的特征器件尺寸确定。如栅长为60nm的PM0S器件可采用65nm工艺制备，栅长为40nm的PM0S器件可采用40nm工艺制备等等。
[0049]接下来，在PM0S器件四周的单晶硅薄膜上可采用光刻、刻蚀工艺制备形成沟槽结构，停止在锗衬底，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接；
[0050]最后，利用沟槽结构并采用横向刻蚀工艺，将PM0S器件底部的锗衬底去除，从而形成底部悬空的PM0S器件。
[0051]如框03所示，步骤S03:将第二衬底上的第二 M0S器件转移至第一衬底的隔离介质层上，并进行互连对准。
[0052]请参阅图4。在制备好底部悬空的PM0S器件60(第二 M0S器件)后，接下来，可采用PDMS印章技术，将第二衬底40上底部悬空的PM0S器件60转移至第一衬底10上隔离介质层20上的目标区域。图3显示覆盖有PDMS印章50的底部悬空的PM0S器件60结构示意图，图4显示将PM0S器件60转移至第一衬底的隔离介质层20上的结构示意图。关于利用PDMS印章技术进行转移的具体方法，可参考现有技术加以理解，本例不作展开说明。在利用PDMS印章技术进行第二 M0S器件60转移时，需要根据电路设计的晶体管连线要求，采用类似于光刻套准工艺的对准技术，实现与第一衬底上的第一 M0S器件30的互连对准。
[0053]如框04所示，步骤S04:在第一、第二 M0S器件之间制备形成通孔以及制备形成电路的互联引出。
[0054]请参阅图5。接下来，即可在第一、第二 M0S器件30、60两层之间制备形成互连通孔90，并制备三维CMOS反相器电路的互连引出100。其中，两层M0S器件之间的互连通孔可采用硅通孔技术，具体制备工艺即采用传统的硅基CMOS工艺，包括光刻、刻蚀、淀积、化学机械抛光等工艺步骤的集成；而制备互连引出的方法即可采用传统硅基CMOS工艺中的铜互连技术或铝互连技术。
[0055]至此，即完成三维CMOS反相器的全部制备。图5显示本实施例中形成的三维CMOS反相器的结构示意图，这里为显示方便，略去了两层M0S器件之间的隔离介质层；图6是图5的三维CMOS反相器的电路示意图，以供参考，图5、图6中的互连引出6冊、￥:):)、￥1^￥.—一对应。
[0056]综上所述，本发明通过采用例如对准的PDMS印章技术，将底部悬空的第二 M0S器件转移至已制备好第一 M0S器件的目标衬底，实现M0S器件的三维堆叠，并进一步通过制备互连通孔实现三维CMOS集成电路，本发明所采用的M0S器件制备技术完全兼容了目前平面CMOS电路的量产工艺和技术，是一种可直接量产的三维电路制备方法，并可直接应用于其他功能器件与CMOS电路的三维集成，从而可实现其他功能性的三维集成电路和系统。此夕卜，本发明所提出的制备三维CMOS集成电路的方法还可应用于多层M0S器件的集成，从而真正实现立体集成电路的量产，具有非常广阔的应用前景。
[0057]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种三维CMOS集成电路的制备方法，其特征在于，包括以下步骤: 步骤S01:提供一第一衬底，在所述第一衬底上制备形成第一 M0S器件以及覆盖在第一M0S器件上的隔离介质层； 步骤S02:提供一第二衬底，在所述第二衬底上制备形成底部悬空的第二 M0S器件； 步骤S03:将第二衬底上的第二 M0S器件转移至第一衬底的隔离介质层上，并进行互连对准； 步骤S04:在第一、第二 M0S器件之间制备形成通孔以及制备形成电路的互联引出。2.根据权利要求1所述的制备方法，其特征在于，所述第一衬底为硅衬底，所述第二衬底为SOI衬底或非硅基衬底。3.根据权利要求2所述的制备方法，其特征在于，所述第二衬底包括锗或II1-V族非硅基衬底。4.根据权利要求1、2或3所述的制备方法，其特征在于，所述第一M0S器件为NM0S或PM0S器件，所述第二 M0S器件为PM0S或NM0S器件，所述隔离介质层包括low_k介质层。5.根据权利要求1所述的制备方法，其特征在于，步骤S02中，采用SOI衬底作为所述第二衬底制备形成底部悬空的第二 M0S器件，包括以下步骤: 步骤S021:先在SOI衬底上采用硅基CMOS工艺制备形成第二 M0S器件； 步骤S022:然后在第二 M0S器件四周的SOI衬底硅膜上制备形成沟槽结构，停止在下层S1jl，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接； 步骤S023:最后利用沟槽结构横向刻蚀第二 M0S器件底部的S1jl，形成底部悬空的第二 M0S器件。6.根据权利要求1所述的制备方法，其特征在于，步骤S02中，采用非硅基衬底作为所述第二衬底制备形成底部悬空的第二 M0S器件，包括以下步骤: 步骤S021:先在非硅基衬底上利用外延工艺生长单晶硅薄膜，接着采用硅基CMOS工艺在单晶硅薄膜上制备形成第二 M0S器件； 步骤S022:然后在第二 M0S器件四周的单晶硅薄膜上制备沟槽结构，停止在非硅基衬底，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接； 步骤S023:最后利用沟槽结构横向刻蚀第二 M0S器件底部的非硅基衬底，形成底部悬空的第二 M0S器件。7.根据权利要求1所述的制备方法，其特征在于，步骤S03中，采用PDMS印章技术，将第二衬底上底部悬空的第二 M0S器件转移至第一衬底的隔离介质层上的目标区域，并根据电路设计的晶体管连线要求与第一 M0S器件进行互连对准。8.根据权利要求7所述的制备方法，其特征在于，采用光刻套准工艺的对准技术实现第二 M0S器件与第一 M0S器件的互连对准。9.根据权利要求1所述的制备方法，其特征在于，步骤S04中，采用CMOS硅通孔技术，在第一、第二 M0S器件的两层之间制备形成通孔。10.根据权利要求1或9所述的制备方法，其特征在于，步骤S04中，采用CMOS铜互连技术或铝互连技术，制备形成三维CMOS集成电路的互联引出。
【专利摘要】本发明公开了一种三维CMOS集成电路的制备方法，通过将底部悬空的MOS器件转移至目标器件上方，可实现不同MOS器件之间的三维堆叠，进一步通过制备互连通孔可实现三维CMOS集成电路，所采用的制备工艺可与目前平面CMOS电路的量产工艺和技术完全兼容，是一种可直接量产的三维电路制备方法，并可直接应用于其他功能器件与CMOS电路的三维集成，从而可实现其他功能性的三维集成电路和系统，还可应用于多层MOS器件的集成，从而真正实现立体集成电路的量产，具有非常广阔的应用前景。
【IPC分类】H01L21/8234, H01L21/8238, H01L27/092
【公开号】CN105390446
【申请号】CN201510837039
【发明人】郭奥, 胡少坚, 周伟
【申请人】上海集成电路研发中心有限公司, 成都微光集电科技有限公司
【公开日】2016年3月9日
【申请日】2015年11月26日