044]本发明实施例中，所述沟槽4的深度为0.8微米?1.5微米。
[0045]如图3D所示，在所述第一次各向异性刻蚀之后进行对所述半导体衬底I进行第二次各向同性刻蚀，所述第二次各向同性刻蚀将所述沟槽4的宽度刻蚀到大于所述硬质掩模层2所定义的开口宽度。
[0046]步骤三、如图3E所示，在所述沟槽4的侧面和底部表面依次形成栅介质层如栅氧化层和多晶硅栅5，位于所述沟槽4两个侧面的所述多晶硅栅5之间具有间距，所述多晶硅栅5也延伸到所述沟槽4外的所述硬质掩模层2表面。
[0047]步骤四、如图3F所示，对所述多晶硅栅5进行回刻，该回刻工艺将所述沟槽4底部表面和所述沟槽4外部的所述硬质掩模层2表面的所述多晶硅栅5去除，所述回刻工艺后所述沟槽4侧面的所述多晶硅栅5保留。较佳为，所述回刻工艺后位于所述沟槽4两个侧面的所述多晶硅栅5之间的间距大于等于所述硬质掩模层2所定义的开口宽度。
[0048]步骤五、如图3G所示，以所述硬质掩模层2为掩模对所述沟槽4底部的所述半导体衬底I进行第三次各向异性刻蚀形成深沟槽6。
[0049]本发明实施例中，所述深沟槽6的深度为I微米?5微米。
[0050]步骤六、如图3H所示，在所述深沟槽6的侧面和底部表面以及所述多晶硅栅5的侧面同时形成第一氧化层7。本发明实施例中，所述第一氧化层7的厚度为0.3微米?1.5微米。
[0051]步骤七、如图31所示，进行源多晶硅8生长，所述源多晶硅8将形成有所述第一氧化层7的所述深沟槽6和所述沟槽4完全填充。
[0052]步骤八、如图3J所示，将所述沟槽4外的所述源多晶硅8、所述第一氧化层7和所述硬质掩模层2都去除并将所述半导体衬底I表面露出。
[0053]步骤九、如图3K所示，进行离子注入和热退火推进工艺在所述半导体衬底I中形成阱区9，所述多晶硅栅5从侧面覆盖所述阱区9且被所述多晶硅栅5侧面覆盖的所述阱区9表面用于形成沟道。
[0054]对于NM0SFET器件，所述阱区9的离子注入为P型离子注入，较佳为注入的离子为硼离子，注入剂量为lE13cm—2?lE13cm—2。
[0055]对于PM0SFET器件，所述阱区9的离子注入为N型离子注入，较佳为注入的离子为磷离子，注入剂量为lE13cm—2?lE13cm—2。
[0056]步骤十、如图3K所示，进行重掺杂的源注入在所述阱区9表面形成源区10。
[0057]对于NM0SFET器件，所述源区10的离子注入为N型离子注入，较佳为注入的离子为砷或磷离子，注入剂量为大于5E15cm—2。
[0058]对于PM0SFET器件，所述源区10的离子注入为P型离子注入，较佳为注入的离子为硼或氟化硼离子，注入剂量为大于5E15cm—2。
[0059]步骤十一、如图3L所示，在所述半导体衬底I正面形成层间膜11。本发明实施例中，所述层间膜11的厚度为3K微米?20K微米。
[0060]采用光刻工艺形成的光刻胶图形12定义出接触孔13的形成区域，采用刻蚀工艺将接触孔13的形成区域的层间膜11去除形成接触孔13。
[0061]在引出所述源区10和所述阱区9的接触孔13的底部形成阱区接触区14。
[0062]对于NM0SFET器件，所述阱区接触区14的离子注入为P型离子注入，较佳为注入的离子为硼或氟化硼离子，注入剂量为大于5E15cm—2。
[0063]对于PM0SFET器件，所述阱区接触区14的离子注入为N型离子注入，较佳为注入的离子为砷或磷离子，注入剂量为大于5E15cm—2。
[0064]如图311所示，在接触孔13中填充金属14，形成正面金属层16，对所述正面金属层16进行光刻刻蚀形成源极和栅极，所述源极通过接触孔13的金属14和所述源区10以及所述源多晶硅8接触，所述栅极通过接触孔13的金属14和所述多晶硅栅5接触。
[0065]步骤十二、如图3N所示，对所述半导体衬底I背面进行减薄并形成重掺杂的漏区，在所述漏区的背面形成背面金属层17漏极。所述半导体衬底I背面减薄的厚度为100微米?300微米。
[0066]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种具有屏蔽栅的沟槽栅功率器件的制造方法，其特征在于，包括如下步骤: 步骤一、提供一半导体衬底，在所述半导体衬底表面形成硬质掩模层，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除； 步骤二、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行第一次各向异性刻蚀形成沟槽，在所述第一次各向异性刻蚀之后进行对所述半导体衬底进行第二次各向同性刻蚀，所述第二次各向同性刻蚀将所述沟槽的宽度刻蚀到大于所述硬质掩模层所定义的开口宽度； 步骤三、在所述沟槽的侧面和底部表面依次形成栅介质层和多晶硅栅，位于所述沟槽两个侧面的所述多晶硅栅之间具有间距，所述多晶硅栅也延伸到所述沟槽外的所述硬质掩模层表面； 步骤四、对所述多晶硅栅进行回刻，该回刻工艺将所述沟槽底部表面和所述沟槽外部的所述硬质掩模层表面的所述多晶硅栅去除，所述回刻工艺后所述沟槽侧面的所述多晶硅栅保留； 步骤五、以所述硬质掩模层为掩模对所述沟槽底部的所述半导体衬底进行第三次各向异性刻蚀形成深沟槽； 步骤六、在所述深沟槽的侧面和底部表面以及所述多晶硅栅的侧面同时形成第一氧化层； 步骤七、进行源多晶硅生长，所述源多晶硅将形成有所述第一氧化层的所述深沟槽和所述沟槽完全填充。2.如权利要求1所述的具有屏蔽栅的沟槽栅功率器件的制造方法，其特征在于:步骤四所述回刻工艺后位于所述沟槽两个侧面的所述多晶硅栅之间的间距大于等于所述硬质掩模层所定义的开口宽度。3.如权利要求1所述的具有屏蔽栅的沟槽栅功率器件的制造方法，其特征在于:步骤七之后，还包括如下步骤: 步骤八、将所述沟槽外的所述源多晶硅、所述第一氧化层和所述硬质掩模层都去除并将所述半导体衬底表面露出； 步骤九、进行离子注入和热退火推进工艺在所述半导体衬底中形成阱区，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道； 步骤十、进行重掺杂的源注入在所述阱区表面形成源区； 步骤十一、在所述半导体衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区以及所述源多晶硅接触，所述栅极通过接触孔和所述多晶硅栅接触； 步骤十二、对所述半导体衬底背面进行减薄并形成重掺杂的漏区，在所述漏区的背面形成背面金属层作为漏极。4.如权利要求1或3所述的具有屏蔽栅的沟槽栅功率器件的制造方法，其特征在于:所述半导体衬底为娃衬底，在所述娃衬底表面形成有娃外延层，所述深沟槽位于所述娃外延层内。5.如权利要求1所述的具有屏蔽栅的沟槽栅功率器件的制造方法，其特征在于:所述栅介质层为栅氧化层。6.如权利要求1所述的具有屏蔽栅的沟槽栅功率器件的制造方法，其特征在于:所述硬质掩模层由氧化层组成或者由氧化层加氮化层组成。7.如权利要求3所述的具有屏蔽栅的沟槽栅功率器件的制造方法，其特征在于:沟槽栅功率器件为沟槽栅功率MOSFET器件。8.如权利要求3所述的具有屏蔽栅的沟槽栅功率器件的制造方法，其特征在于:步骤十一中所述接触孔的开口形成后、金属填充前，还包括在和所述源区相接触的接触孔的底部进行重掺杂注入形成阱区接触区的步骤。
【专利摘要】本发明公开了一种具有屏蔽栅的沟槽栅功率器件的制造方法，包括如下步骤：在半导体衬底表面形成硬质掩模层并光刻刻蚀定义出栅极形成区域；对栅极形成区域的半导体衬底进行第一次各向异性刻蚀形成沟槽，进行第二次各向同性刻蚀将沟槽的宽度扩大到大于硬质掩模层所定义的开口宽度；形成栅介质层和多晶硅栅；对多晶硅栅进行回刻；以硬质掩模层为掩模对沟槽底部的半导体衬底进行第三次各向异性刻蚀形成深沟槽；在深沟槽的侧面和底部表面以及多晶硅栅的侧面同时形成第一氧化层；进行源多晶硅生长。本发明能形成侧壁多晶硅结构的多晶硅栅，能提高栅源隔离氧化层的厚度、减少栅源漏电。
【IPC分类】H01L21/336, H01L29/06
【公开号】CN105513971
【申请号】CN201510992525
【发明人】缪进征, 颜树范
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年4月20日
【申请日】2015年12月25日