2的被耦接用于接收地电位（0伏）的控制栅极34、源电极46S和漏电极46D，以及被耦接 用于接收例如电压VPP的擦除栅极44G。应当注意，电压VPP可以是外部电压或内部编程电 压VPP。在这种偏置配置中，在浮置栅极50处的电压由于其与控制栅极34的高耦合而保持 为低的。存在着大的N阱-栅极电压降，该电压降会促使电子从浮置栅极节点50隧穿至N 阱，从而导致浮置栅极节点50积累正电荷。根据一种实施例，N阱是图9-12和14-19所示 的N阱122。
[0055] 现在参照图6，NVM单元22被配置用于执行编程操作。图6所示出的是NVM单元 22的被耦接用于接收电压VPP的控制栅极34和擦除栅极44G，而NVM单元22的源电极46S 和栅电极46D被耦接用于接收地电位（0伏）。在这种偏置配置中，在浮置栅极50处的电压 由于与控制栅极34及擦除栅极44G的耦接而被设定为电压VPP。状态晶体管46存在着高 的栅-源和体电压降，这会在栅极下方形成电子通道，从而允许电子从该通道隧穿至浮置 栅极节点50。因而，在编程时，负电荷会积累于浮置栅极节点50。
[0056] 现在参照图7，NVM单元22被配置用于禁止编程操作，这除了其他事情之外可允许 选择性编程。图7所示出的是NVM单元22的被耦接用于接收电压VPP的控制栅极34和擦 除栅极44G，同时源电极46S被保留为浮置的，并且NVM单元22的漏电极46D被耦接用于 接收编程禁止信号V#ifc。在这种偏置配置中，在状态晶体管46的通道处的电压为V#ifc。因 此，浮置栅极-沟道电压降被降低，这会禁止通道电子隧穿至浮置栅极50。
[0057] 应当注意，NVM单元22能够至少执行读取操作、编程操作或擦除操作。在期间读 取操作，电压￥0^^是施加于正被读取的存储单元的漏极的电压。举例来说，电压VDD为大约 0. 9伏至大约5伏，电压VGSiS能够为大约0伏至大约VDD;擦除脉冲、编程脉冲、内部编程电 压VPP能够为大约8伏至大约25伏；并且电压V 能够为大约1. 8伏至大约（1/2) *VPP。
[0058] 图8是根据本实用新型的一种实施例的在起始制造阶段期间包含NVM单元22的 半导体构件100的截面图。图8所示出的是具有主表面104的半导体材料102。半导体材 料102可以是单晶半导体材料、在绝缘体基板上的半导体、在玻璃板上的硅层、在半导体基 板上的外延生长层、包含14族元素（例如，碳、硅、锗或者它们的结合）的半导体材料，或者 通常用于半导体构件的制造中的别的半导体材料。根据一种实施例，半导体材料102以p 型导电性的杂质材料（即，P型掺杂剂）进行轻掺杂。作为选择，半导体材料102可以用η 型导电性的杂质材料来掺杂。
[0059] 电绝缘材料层108形成于半导体材料102上或者由其形成，并且场隔离区 106Α-106Ε形成于半导体材料102的某些部分之内。场隔离区106Α-106Ε可以共同称为场 隔离区106并且从表面104延伸到半导体材料102内，其中场隔离区106Α-106Ε每个都具 有第一及第二面。应当注意，场隔离区106可以延伸到表面104之上。电绝缘材料层108 可以称为电绝缘层、绝缘层或电介质层。绝缘层108可以包含使用热生长技术、沉积技术或 者热生长技术和沉积技术的结合等依次形成于半导体材料102上或者由其形成的衬垫层 和停止层，例如，抛光停止层或蚀刻停止层。衬垫层可以是与停止层相同的材料，或者它可 以是与停止层不同的材料。根据一种实施例，衬垫层是氧化物，而停止层是氮化物。场隔离 区106六、1068、106(：、1060和1(^形成于半导体材料102的单独部分内，并且可以使用浅槽 隔离技术、硅的局部氧化技术、深槽隔离技术等来形成。场隔离区106Α和106Β界定了有源 区110Α，场隔离区106Β和106C界定了有源区110Β，场隔离区106C和106D界定了有源区 110C，以及场隔离区106D和106Ε界定了有源区110D，并且可以使用浅槽隔离技术、硅的局 部氧化技术等来形成。
[0060] 现在参照图9,绝缘层108被去除，并且具有大约5埃（產）到大约1,00:0赢的厚 度的注入屏蔽层112形成于半导体材料102上或者由其形成。注入屏蔽层112的厚度并不 是对本实用新型的限定。注入屏蔽层112是牺牲层。光刻胶层（未示出）可以被图形化于 半导体材料102之上，以具有用于使注入屏蔽层112的在有源区110Α和110Β之上的部分 露出的开口。所图形化的光刻胶层可以称为Ν阱掩膜。掺杂区120和122形成于从表面 104延伸到半导体材料102之内的半导体材料102内。掺杂区120和122可以称为阱区或 阱。根据一种实施例，阱区120和122通过使用例如离子注入以η型导电性的杂质材料来 掺杂有源区110Α和110Β而形成。因而，掺杂区120由有源区110Α形成，并且掺杂区122 由有源区110Β形成。举例来说，阱区120和122通过按照大约IX101°个离子/平方厘米 ("1〇118/〇11 2"）到大约1\1014个离子/〇112的剂量以及大约5千电子伏（"1^"）到大约 10,OOOkeV的注入能量将η型掺杂剂注入到半导体材料102之内来形成。阱120和122可 以称为η阱。合适的η型掺杂剂或杂质材料包括磷、砷、锑等。用于形成阱区120和122的 注入能量和剂量并不是对本实用新型的限定。半导体材料被退火以在η型杂质材料内驱使 形成η阱120和122,并且修复可能已经发生的任何注入破坏。
[0061] 光刻胶层被去除，并且另一光刻胶层（未示出）可以被图形化于半导体材料102 之上以具有的开口使注入屏蔽层112在有源区110D之上的部分露出。所图形化的光刻胶 层可以称为Ρ阱掩膜或者非η阱掩膜。掺杂区124形成于半导体材料102内，并且从表面 104延伸到半导体材料102之内。掺杂区124可以称为阱区或ρ阱。根据一种实施例，阱 区124通过使用例如离子注入以ρ型导电性的杂质材料来掺杂有源区110D而形成。举例 来说，阱区124通过按照大约1X101°个离子/cm2到大约1X10 14个离子/cm2的剂量以及大 约10keV到大约10,OOOkeV的注入能量将p型掺杂剂或p型杂质材料注入有源区110D内 而形成。合适的P型掺杂剂或P型杂质材料包括硼、铟等。用于形成阱区124的注入能量 和剂量并不是对本实用新型的限定。
[0062] 仍然参照图9,光刻胶层被去除，并且另一光刻胶层（未示出）可以被图形化于半 导体材料102之上以具有用于使场氧化区106B和106C部分露出的开口。掺杂区116和118 形成于半导体材料102内，并且分别从场隔离区106B和106C的底表面延伸到半导体材料 102之内。掺杂区116和118可以称为沟道停止区。根据一种实施例，沟道停止区116可以 通过使用例如离子注入以P型导电性的杂质材料来掺杂半导体材料102的在场隔离区106B 下方的且于有源区110A和110B之间的部分而形成。沟道停止区118可以通过使用例如离 子注入以P型导电性的杂质材料来掺杂而形成半导体材料102的在场隔离区106C下方的 且于有源区110B和110C之间的部分。举例来说，阱区116和118通过按照大约IX101°个 离子/cm2到大约1X10 14个离子/cm2的剂量以及大约5keV到大约1，OOOkeV的注入能量将 P型掺杂剂注入半导体材料102内而形成。阱124可以称为p阱。所图形化的光刻胶层被 去除，并且半导体材料可以进行退火。如同本领域技术人员所了解的，硼是可容易地让其自 身插入硅晶格内的较小原子。因而，硼注入物可对硅晶格导致较小的破坏，并且因此退火步 骤可以是可选的步骤。
[0063]N阱区120和122受到轻掺杂，并且具有比半导体材料102的掺杂浓度高的掺杂浓 度。与惨杂区116结合的场隔尚区106B使有源区110A和110B相互电隔尚，并且与惨杂区 118结合的场隔离区106C使有源区110B与有源区110C电隔离。N阱区120和122可以具 有相同的掺杂浓度，或者它们可以具有不同的掺杂浓度。
[0064] 应当注意，η阱区120和122可以在相同的掺杂操作期间或者在不同的掺杂操作 期间形成，并且阱区116、118和124可以在相同的掺杂操作期间或者在不同的掺杂操作期 间形成。作为选择，阱区116、118、120、122和124中的任一或全部阱区可以在场隔离区106 的形成之前形成。根据另一种可替换的实施例，阱区116和118可以在场隔离区106Α-106Ε 的形成之前形成，并且阱区120、122和124可以在场隔离区106Α-106Ε的形成之前形成。
[0065] 根据另一种实施例，阱区116、118、120、122和124中的一个或多个阱区可以被省 略。
[0066] 现在参照图10,绝缘层112被去除，并且具有大约5纳米（"nm"）到大约20nm的 厚度的电绝缘材料层130形成于半导体材料102的有源区110A、110B、110C和110D之上或 者由其形成。电绝缘材料130可以具有大约60A到大约150A的厚度。举例来说，电绝缘 层130可以是可以使用热生长技术、沉积技术或者它们的结合来形成的氧化物、氮氧化物(nitrideoxide)或者氧化铪。电绝缘层130用作栅极电介质材料。在电绝缘层130为氧 化物的实施例中，层130可以称为隧穿增强型电容器44的栅极氧化物层或隧道氧化物。作 为选择，电绝缘层130可以使用双氧化物法通过将绝缘层130形成为双层叠层或者使用三 氧化物法通过使用生长-蚀刻-生长工艺形成三层叠层来形成。举例来说，在双层叠层中， 第一层可以具有大约3nm的厚度，并且第二层可以具有大约7nm的厚度，而在三层叠层中， 第一层可以具有大约的厚度3nm，第二层可以具有大约7nm的厚度，并且第三层可以具有大 约9nm的厚度。
[0067] 仍然参照图10,具有大约50nm到大约300nm的厚度的材料层131形成于绝缘层 130上。根据一种实施例，该材料层是以杂质材料掺杂的多晶硅，以使其变为导电性的。作 为选择，材料层131可以是以杂质材料掺杂的非晶半导体材料、金属等。在材料层131为多 晶硅的实施例中，多晶硅层的一部分以P型导电性的杂质材料掺杂，以形成重掺杂P区，即， P型重掺杂部分，并且多晶娃层的不同部分以η型导电性的杂质材料掺杂，以形成重掺杂η 区，即，η型重掺杂部分。因而，光刻胶层形成于多晶硅层131之上，并且被图形化为具有使 多晶娃层131的一部分露出的开口 133以及保护多晶娃层131的一部分的掩蔽元件135。η 型导电性的杂质材料按照大约1X1〇15个离子/cm2到大约1X10 16个离子/cm2的剂量以及 大约25keV到大约lOOkeV的注入能量注入多晶硅层131的裸露部分之内。举例来说，杂质 材料为磷，注入剂量为1X1〇15个离子/cm2,并且注入能量为50keV。
[0068] 现在参照图11，掩蔽元件135被去除，并且光刻胶层形成于多晶硅层131上并被图 形化为具有使多晶硅层131的一部分露出的开口137以及用于保护多晶硅层131的一部分 的掩