执行驱动及接收操作的输入输出缓冲器的制作方法

专利名称：：执行驱动及接收操作的输入输出缓冲器的制作方法
技术领域：
：本发明涉及数据缓冲领域，特别是有关于一种通信系统中应用于收发器(transceiver)中的高速输入输出缓冲器。技术背景对于高速输入输出缓冲器而言，不论是在驱动模式或接收模式下，均有针对电流-电压曲线(或阻抗)特性的要求。图1是现有技术中输入输出缓冲器100的示意图。输入输出缓冲器100包含驱动器102及接收器104。控制单元112通过选择性地开启或关闭晶体管Ql、Q2、Q3及Q4来响应数据信号和控制信号OE，控制信号OE用以致能数据的输出。在驱动模式中，控制信号OE被开启，并且晶体管Q3及Q4被关闭。若高逻辑电位的数据通过节点106被输出，晶体管Ql被开启且晶体管Q2被关闭以拉高节点106的电压。若低逻辑电位的数据通过节点106被输出，晶体管Ql被关闭且晶体管Q2被开启以拉低节点106的电压。在接收模式中，控制信号OE被关闭，晶体管Ql及Q2均被关闭而晶体管Q3及Q4均被开启。图2A是晶体管Q2在驱动模式下的电流-电压关系示意图。图2B是显示晶体管Ql在驱动模式下的电流-电压关系示意图。不同的应用对于电流-电压特性可能有不同的要求。举例而言，在某一特殊应用的驱动模式下，晶体管Q2的电流-电压关系曲线202可能被要求设计在最大值曲线205及最小值曲线206之间。同样地，晶体管Q1的电流-电压关系曲线204可能被要求设计在最大值曲线207及最小值曲线208之间。图2C是晶体管Q3在接收模式下的电流-电压关系示意图。图2D是显示晶体管Q4在接收模式下的电流-电压关系示意图。对接收模式而言，接收器104的阻抗须与传输线114的阻抗相匹配，其中具有阻抗的传输线114耦合至节点106。晶体管Q3的电流-电压曲线211可能被要求为线性且介于最大值曲线210及最小值曲线212之间。晶体管Q4的电流-电压关系曲线215可能被要求为线性且介于最大值曲线214及最小值曲线216之间。由于驱动模式及接收模式对于阻抗的要求不同，传统上这两种模式在输入输出缓冲器中是被分别设计的。因此，输入输出缓冲器在芯片中占用的面积通常相当大。此外，面对要求不同阻抗及线性度(固定阻抗)的各种应用时，传统输入输出缓冲器可被调整的弹性相当小。因此，有必要发展面积较小且弹性较佳的输入输出缓冲器。
发明内容为了解决现有技术中存在的输入输出缓冲器占用芯片较大面积的技术问题，本发明提供一种执行驱动及接收操作的输入输出缓冲器和双向式缓冲器。本发明提供一种执行驱动及接收操作的输入输出缓冲器。包含驱动器和接收器，其中驱动器包含第一开关；第一电阻元件，串接至第一开关；第二电阻元件，通过输出节点耦合至第一电阻元件；以及第二开关，串接至第二电阻元件。接收器包含第三开关；第三电阻元件，串接至第三开关；第四电阻元件通过输出节点耦合至第三电阻元件；以及第四开关，串接至该第四电阻元件。其中在接收模式下，第一开关与第二开关中的至少一个被开启。本发明还提供一种双向式缓冲器。包含驱动器、接收器以及电路系统。电路系统用以选择驱动模式以响应检测到第一状态，其中驱动模式具有第一阻抗；以及选择接收模式以响应检测到第二状态，其中接收模式具有第二阻抗且第二阻抗是部分的由驱动器提供。无论在驱动模式或接收模式下，本发明揭示的输入输出缓冲器中的驱动器及接收器均可共同共享彼此的阻抗。由于驱动器及接收器可有效地使用及共享电路，因此相较于先前技术，本发明提供的缓冲器的面积较小。图1是现有技术中输入输出缓冲器的示意图。图2A是图1中的晶体管Q2在驱动模式下的电流-电压关系示意图。图2B是图1中的晶体管Ql在驱动模式下的电流-电压关系示意图。图2C是图1中的晶体管Q3在接收模式下的电流-电压关系示意图。图2D是图1中的晶体管Q4在接收模式下的电流-电压关系示意图。图3是依据本发明一实施例输入输出缓冲器的示意图。图4是在驱动模式下的输入输出缓冲器的范例的示意图。图5是在驱动模式下的输入输出缓冲器的范例的示意图。图6是在接收模式下的输入输出缓冲器的范例的示意图。图7是在接收模式下的输入输出缓冲器的范例的示意图。图8是在接收模式下的输入输出缓冲器的范例的示意图。图9A及图9B是本发明实施例中开关及电阻元件的示意图。图IO是显示在输入输出缓冲器中应用不同种类配置的示意图。具体实施方式图3是依据本发明一实施例输入输出缓冲器的示意图。输入输出缓冲器300包含驱动器及接收器。驱动器包含基本部分(baseportions)304P与304N以及可程控部分(programmableportions)306P与306N。基本部分304P包含多个开关器件(S^—bJL1，STX_b—P—2，...，Six—b上n)及多个电阻元件(Rnc丄p」，RTXJUL2，...，RTX—b_p_n)。基本部分304N包含多个开关器件(STX一b一N—nSTX—b_N—2，...，STX—b_N—n)及多个电阻元件(RTX—b_NJ，RTXA_N_2，...，RTX_b_N_n)。以上开关器件可以是MOS晶体管以及电阻元件可以是电阻，当然其它可以作为开关及电阻元件的器件均可被使用。可程控部分306P包含多个开关器件(STOj3—PJ，Sraj3—P_2，...，STXJ3—P—m)及多个电阻元件(RTX_p—PJ，RTX_p_p_2，…，RTX丄p—m)。可程控部分306N包含多个开关器件(Sxx丄Nj，STX_p_N_2，…，S丁xj)—1sLm)及多个电阻兀件(RrX丄NJ，RTX_p_N_2，…，RlX_p_N_m)°同样地，接收器包含基本部分310P与310N以及可程控部分312P与312N。基本部分310P包含多个开关器件(SRXbj^，SrxbP2，…，SrxbPn)及多个电阻元件(RRx九p—t，Rax丄p一2，…，RRx丄p』)。基本部分310N包含多个开关器件(SRx上Nj，Srx上N一2，...，SRx上N』)及多个电阻元件(rrx一b—NJ，Rrxj_N_2，…，Rrx—b_N—n)。开关器件可以是MOS晶体管以及电阻元件可以是电阻，当然其它可以作为开关及电阻元件的器件均可被使用。可程控部分312P包含多个开关器件(SRXj—PJ，Srx^p—2，…，SrXj_p—j及多个电阻元件(RrXiPJ，RrX_p—p_2，...，RRX_p_P_m)。可程控部分312N包含多个开关器件(SRX丄NJ，Srxjp—n一2，…，Srx_p—N—m)及多个电阻兀件(RRX丄n—1，RrX_p—N_2，…，RRX_p_N_m)。以分支A为例，分支A包含由VDD串接延伸至GND的Stxj^」，RTX_b_PJ，RTX—b_NJ，以及STX_b_NJ。控制单元302可控制STx_bj>_i及STX_b_NJ的状态并决定分支A的等效阻抗。若Sxxj^一,被幵启且STXj一N—J皮关闭，分支A的等效阻抗将表示为[11(8^_1^_1)+RTX—b—P」]，其中R(STX—w」)表示Sxx》一p」被开启时的等效阻抗。若Stxip」被关闭且Sxx上n」被开启，分支A的等效阻抗为[R(STX—b—^)+RTX—b_N」]，其中R(Stx上n」)表示STx一b一n」被开启时的等效阻抗。若Stxj^pj及STX—b—Nj均被开启，分支A的等效阻抗则为[R(STOb一p一D+Rxx—b—p_i]〃[R(STX—b—N1)+RTX_b_N1]。其它分支的运作方式均与分支A相似。表1是显示输入输出缓冲器300在不同模式下的控制方法。<table>tableseeoriginaldocumentpage9</column></row><table>在驱动高逻辑电位的数据(H)的驱动模式(Tx模式)下，数据及控制信号OE均被设定为高逻辑电位(H)。基本部分304P的所有开关均被开启(En)且在基本部分304N的所有开关均被关闭(Dis)。在可程控部分306P中的开关均是可程控的(Pro)，即设计者可选择幵启/关闭306P中任何合适的开关组合。由于不需要拉低输出信号，在可程控部分306N中的所有开关均被关闭。在基本部分310P中的所有开关均被开启以帮助拉高输出信号的电压。由于并不需要基本部分310N中的开关，因此所有在基本部分3ION中的开关均被关闭。在可程控部分312P的开关是可程控的。由于并不需要可程控部分312N中的开关，因此所有在可程控部分312N中的开关均被关闭。在此实施例中，输入输出缓冲器300的阻抗值为R304PIIR306P<pr。grammabie>IIR310pIIR312P〈programmable>0在驱动低逻辑电位的数据(L)的驱动模式(Tx模式)下，数据被设定为低逻辑电位(L)且控制信号OE被设定为高逻辑电位(H)。为了拉低输出信号，在基本部分304P中的所有开关被关闭(Dis)且在基本部分304N中的所有开关被开启(En)。在可程控部分306N中的开关为可程控的且已被关闭。在基本部分310P中的所有开关被关闭且在基本部分310N中的所有开关被开启。在可程控部分312P中的所有开关被关闭，并且在可程控部分312N的所有开关是可程控的。在此实施例中，输入输出缓冲器300的阻抗值为R3,IIR;306N<programmable>II尺310NIIR312N<programmable>°在终端阻抗被启动的接收模式(Rx模式)下，数据位于可忽略状态(X)。当控制信号OE被设定为低逻辑电位(L)且TE(启动终端阻抗)被设定为高逻辑电位(H)时，在基本部分304P及304N中的所有开关被关闭。在可程控部分306P及306N中的所有开关是可程控(Pro)的。在基本部分310P及310N中的所有开关被开启。在可程控部分312P及312N中的所有开关是可程控的。在此实施例中，输入输出缓冲器300的阻抗值为R3Q6P<programmable>IIR3Q6N乍。gr咖mabbIIR3iOPIIR3訓IIR312P<programmable>IIR312N<programmable>。值得注意的是，无论是在驱动模式或接收模式下，驱动器及接收器均可共享其阻抗。也就是说，在驱动模式下，除了驱动器的基本部分(304P，304N)及可程控部分(306P，306N)外，接收器的基本部分及可程控部分(310P，310N312P及312N)也被利用来形成驱动器的阻抗。在终端阻抗被启动的接收模式(TE-H)下，除了接收器(终端阻抗)的基本部分(310P，310N)及可程控部分(312P，312N)外，驱动器的可程控部分(306P及306N)也被用以形成接收器的阻抗。由于驱动器及接收器的电路均被有效地被使用与共享，因此输入输出缓冲器300的面积可大幅縮减。在高阻抗模式(High-Z模式)下，数据为可忽略(X)，并且OE和TE均被设定为低逻辑电位(L)。在此实施例中，所有部分(304P、304N、306P、306N、310P、310N、312P、312N)都是被关闭的。输入输出缓冲器300的输出处于高阻抗状态。此外，值得注意的是，由于驱动器与接收器具有相似的结构(开关串接电阻元件)，因此它们可容易地彼此共享而不会影响阻抗特性。传统的驱动器结构并不包含连接至开关的电阻元件，因此其电路难以和接收器共享。换句话说，由于传统的驱动器在结构上不同于接收器，所以在要求固定阻抗(电流-电压关系曲线的线性区)的接收模式下，两者无法轻易地彼此共享。在接收模式下，在不同结构间共享电路可能会严重影响阻抗特性(电流-电压关系曲线的线性区特性)。将开关串接至电阻元件的另一个优点在于可产生线性的电流-电压关系曲线(Id-Vds)。即若开关由MOS晶体管组成，则无论Vds及Id如何，均会形成固定阻抗。固定阻抗可避免与传输线阻抗不匹配可能造成的负面效应。图4是在驱动模式下的输入输出缓冲器300的范例的示意图。在此实施例中，数据和控制信号OE均被设定为高逻辑电位(H)。高逻辑电位的信号将于节点314被输出。控制单元302用以控制基本部分304P、304N、310P、310N及可程控部分306P、306N、312P、312N。在基本部分304P、310P及可程控部分306P、312P中的所有开关均被开启以拉高节点314的电压。在基本部分304N、310N及可程控部分306N、312N中的所有开关均被关闭。值得注意的是，在本实施例中，接收器的基本部分310P及可程控部分312P对于输入输出缓冲器300的阻抗特性及驱动能力均有贡献。通过共享基本部分310P及可程控部分312P，基本部分304P及可程控部分306P所需的面积可縮减。图5是显示在驱动模式下的输入输出缓冲器300的范例的示意图。在此实施例中，数据被设定为低逻辑电位(L)且控制信号OE被设定为高逻辑电位(H)。低逻辑电位的信号将于节点314被输出。控制单元302用以控制基本部分304P、304N、310P、310N以及可程控部分306P、306N、312P、312N。基本部分304N、310N及可程控部分306N、312N中的所有开关均被开启以拉低节点314的电压。基本部分304P、310P及可程控部分306P、312P中的所有开关均被关闭。值得注意的是，在这个实施例中，接收器的基本部分310N及可程控部分312N对于输入输出缓冲器300的阻抗特性及驱动能力均有贡献。通过共享基本部分310N及可程控部分312N，基本部分304N及可程控部分306N所需的面积可縮减。图6是显示在接收模式下的输入输出缓冲器300的范例的示意图。在此实施例中，控制信号OE被设定为低逻辑电位(L)。高逻辑电位(H)或低逻辑电位(L)信号将由节点314被输入。控制单元302用以控制基本部分304P、304N、310P、310N以及可程控部分306P、306N、312P、312N。在基本部分310P、310N及可程控部分312P、312N中的所有开关均被开启。在基本部分304P、304N中的所有开关均被关闭。在可程控部分306P、306N中的开关部分被开启(如图中阴影部分所示)。在其它实施例中，由于312P、312N为可程控的，因此其中的开关不必全部被开启。由于304P、304N在需要时仍可被选择为开启，因此不必关闭在304P、304N中的开关。由于310P、310N在需要时仍可被选择为关闭，因此不必开启在310P、310N中的开关。值得注意的是，在此实施例中，驱动器的可程控部分306P、306N在接收模式下对于输入输出缓冲器300的阻抗特性有所贡献。通过共享以阴影区域表示的可程控部分306P、306N，可程控部分312P、312N所需的面积可縮减。图7是本发明在接收模式下的输入输出缓冲器300的范例的示意图。在此实施例中，控制信号OE被设定为低逻辑电位(L)。高逻辑电位(H)或低逻辑电位(L)的信号将由节点314被输入。控制单元302用以控制基本部分304P、304N、310P、310N以及可程控部分306P、306N、312P、312N。在基本部分310P、310N及可程控部分312P、312N中的所有开关均被开启。在基本部分304P、304N中的所有开关均被关闭。在可程控部分306P、306N中的开关部分被开启(如图中阴影部分所示)。在其它实施例中，由于可程控部分312P、312N为可程控的，其中的开关不必全部被开启。由于基本部分304P、304N在需要时仍可被选择为开启，因此不必关闭在基本部分304P、304N中的开关。由于基本部分310P、310N在需要时仍可被选择为关闭，因此不必开启在基本部分310P、310N中的开关。值得注意的是，在这个实施例中，驱动器的可程控部分306P、306N在接收模式下对于输入输出缓冲器300的阻抗特性有所贡献。通过共享以阴影区域表示的可程控部分306P、306N，可程控部分312P、312N所需的面积可縮减。图8是本发明在接收模式下的输入输出缓冲器300的范例的示意图。基本部分304P被选择为开启而基本部分304N被选择为关闭。部分选择可程控部分306N开启而可程控部分306P则被关闭。基本部分310P及310N被选择为开启，而部分开启可程控部分312P及312N。只要可实现阻抗共享，以上部分以任何形式进行的结合均可被接受。图9A及图9B是本发明实施例中开关及电阻元件的示意图。配置l(单MOS晶体管)及配置2(双MOS晶体管)均可被用以作为图3所提到的开关及电阻元件。在功能相似的部分采用相同的开关及电阻元件是较佳的配置方式。例如基本部分304P及可程控部分306P最好使用相同的开关及电阻元件来配置。基本部分304N及可程控部分306N最好使用相同配置的开关及电阻元件。基本部分31OP及可程控部分312P最好使用相同配置的开关及电阻元件。基本部分310N及可程控部分312N最好使用相同配置的开关及电阻元件。然而，在不同的部分中选择不同种类的上拉电阻或下拉电阻的配置同样是可行的，只要其结合并不影响到阻抗共享的功能即可。图io是显示在输入输出缓冲器300中应用不同种类配置的示意图。在基本部分304P中只用到MOS开关，而未使用电阻元件。以接收模式为例，标号为306P、306N、310P、310N、312P及312N等部分是可程控的，以达到阻抗共享的功能。由于标号为304P及304N这两个部分不具有电阻元件，因此在接收模式下可不采用这两个部分。换句话说，在接收模式下，304P及304N的阻抗可为不被共享的。以上所述仅为本发明的较佳实施例，凡根据本发明所做的均等变化与修饰，都属于本发明的保护范围。权利要求1.一种执行驱动及接收操作的输入输出缓冲器，包含驱动器和接收器，其中所述的驱动器，包含第一开关；第一电阻元件，串接至所述的第一开关；第二电阻元件，通过输出节点耦合至所述的第一电阻元件；以及第二开关，串接至所述的第二电阻元件；以及所述的接收器，包含第三开关；第三电阻元件，串接至所述的第三开关；第四电阻元件通过所述的输出节点耦合至所述的第三电阻元件；以及第四开关，串接至所述的第四电阻元件；其中在接收模式下，所述的第一开关与所述的第二开关中的至少一个被开启。2.如权利要求1所述的执行驱动及接收操作的输入输出缓冲器，其特征在于，所述的第一开关、所述的第二开关、所述的第三开关及所述的第四幵关分别包含至少一晶体管。3.如权利要求2所述的执行驱动及接收操作的输入输出缓沖器，其特征在于，所述的晶体管可选择性地为N型金属氧化物半导体场效应晶体管或P型金属氧化物半导体场效应晶体管。4.如权利要求1所述的执行驱动及接收操作的输入输出缓冲器，其特征在于，在驱动模式下，若在所述的输出节点输出具有高逻辑电位的数据，所述的第一开关及第三开关被开启，且所述的第二开关及第四开关被关闭。5.如权利要求1所述的执行驱动及接收操作的输入输出缓冲器，其特征在于，在驱动模式下，若在所述的输出节点输出具有低逻辑电位的数据，所述的第一开关及所述的第三开关被关闭，且所述的第二开关及第四开关辛皮开启。6.如权利要求1所述的执行驱动及接收操作的输入输出缓冲器，其特征在于，在所述的接收模式下，所述的第一开关、所述的第二开关、所述的第三开关及所述的第四开关均被开启。7.如权利要求i所述的执行驱动及接收操作的输入输出缓冲器，其^r征在于，所述的驱动器进一步包括-可编程驱动阵列，包括N个第五开关，其中N为正整数；N个第五电阻元件，每一所述的第五电阻元件分别串接至每一所述的第五开关；N个第六电阻元件，每一所述的第六电阻元件分别通过所述的输出节点耦合至每一所述的第五电阻元件；以及N个第六开关，每一所述的第六开关串接至每一所述的第六电阻元fh其中在驱动模式下，所述的多个第五开关及所述的多个第六开关被程控且选择性地被设定为开启。8.如权利要求1所述的执行驱动及接收操作的输入输出缓沖器，其特征在于，所述的接收器进一步包括可编程接收阵列，包括M个第七开关，其中M为正整数；M个第七电阻元件，每一所述的第七电阻元件分别串接至每一所述的第七开关；M个第八电阻元件，每一所述的第八电阻元件分别通过所述的输出节点耦合至每一所述的第七电阻元件；以及M个第八开关，每一所述的第八开关串接至每一所述的第八电阻元件；其中在所述的接收模式下，所述的多个第七开关及所述的多个第八开关被程控且选择性地被设定为开启。9.一种双向式缓冲器，包含驱动器；接收器；以及电路系统，所述的电路系统用以选择驱动模式以响应检测到第一状态，其中所述的驱动模式具有第一阻抗；以及选择接收模式以响应检测到第二状态，其中所述的接收模式具有第二阻抗且所述的第二阻抗是部分由所述的驱动器提供。10.如权利要求9所述的双向式缓冲器，其特征在于，所述的驱动器包含可编程驱动阵列，包含N个第一开关，其中N为正整数；N个第一电阻元件，每一所述的第一电阻元件分别串接至每一所述的第一开关；N个第二电阻元件，每一所述的第二电阻元件分别通过所述的输出节点耦合至每一所述的第一电阻元件；以及N个第二开关，每一所述的第二开关串接至每一所述的第二电阻元件；其中在所述的接收模式下，所述的多个第一幵关及所述的多个第二开关被程控且选择性地被设定为开启，以形成所述的第二阻抗的第一部分。11.如权利要求9所述的双向式缓冲器，其特征在于，所述的接收器包含可编程接收阵列，包括M个第三开关，其中M为一正整数；M个第三电阻元件，每一所述的第三电阻元件分别串接至每一所述的第三开关；M个第四电阻元件，每一所述的第四电阻元件分别通过输出节点耦合至每一所述的第三电阻元件；以及M个第四开关，每一所述的第四开关串接至每一所述的第四电阻元{牛；其中在所述的接收模式下，所述的多个第三开关及所述的多个第四开关被程控且选择性地被设定为开启，以形成所述的第二阻抗的第二部分。全文摘要本发明涉及执行驱动及接收操作的输入输出缓冲器及双向式缓冲器。双向式缓冲器包含驱动器、接收器及电路系统。电路系统配置为选择驱动模式以响应检测到第一状态；电路系统配置为选择接收模式以响应检测到第二状态。驱动模式具有第一阻抗且接收模式具有第二阻抗。第二阻抗是部分由驱动器所提供。无论在驱动模式或接收模式下，本发明揭示的输入输出缓冲器中的驱动器及接收器均可共享彼此的阻抗。由于驱动器及接收器可有效地使用及共享电路，因此相较于先前技术，本发明提供的缓冲器的面积较小。文档编号H03K19/0175GK101154944SQ20071016194公开日2008年4月2日申请日期2007年9月26日优先权日2006年9月29日发明者饶哲源申请人:联发科技股份有限公司