专利名称：利用薄氧化物场效应晶体管的数字输出驱动器和输入缓冲器的制作方法
技术领域：
本公开内容总体上涉及电子器件，更具体而言涉及用于集成电路(IC)的数字输出驱动器和输入缓冲器。
背景技术：
在各种应用中，例如在通信装置、计算机、消费电子器件等中广泛使用了数字IC。很多数字IC都是制造成互补金属氧化物半导体(CMOS)的，其利用了N沟道场效应晶体管(N-FET)和P-沟道FET(P-FET)二者。FET也被称为晶体管器件或简称为器件。
数字IC可以利用薄氧化物FET、厚氧化物FET或薄氧化物与厚氧化物FET二者的组合。通常，薄氧化物FET可以工作在较低的电源电压下且具有薄的氧化物层、较低的阈值电压和较低的击穿电压。相反，厚氧化物FET能够耐受更高的电源电压，且具有厚的氧化物层、较高的阈值电压和较高的击穿电压。
很多数字IC，例如用于处理器的数字IC，被设计成大部分为薄氧化物FET或仅具有薄氧化物FET。这是因为随着IC制造技术的改进更小的晶体管尺寸成为可能，薄氧化物FET的尺寸缩小变得容易。此外，薄氧化物FET能够工作在更低的电源电压，这实现了更低的功耗。因此，对于靠电池电源工作的便携式电子设备而言，薄氧化物FET是非常适合的。
数字IC通常与一个或多个外部设备，例如存储设备相接口。外部设备可以使用比数字IC的电源电压高的输入/输出(I/O)电压。为了适应较高的I/O电压，可以利用能够处理较高I/O电压的厚氧化物FET制造数字IC内的I/O电路。
对于数字IC而言，可以利用一些数量的掩模来制造薄氧化物FET，这可以取决于用于制造数字IC的IC工艺。可以利用除薄氧化物FET所需的掩模之外的若干数量的掩模来制造厚氧化物FET。对于给定的IC管芯面积而言，IC管芯的成本大致正比于制造IC管芯所需的掩模总数。因此，希望仅利用薄氧化物FET与较高的I/O电压相接口，从而可以避免厚氧化物FET所需的额外掩模，以便降低制造成本。
发明内容
因此在本领域中需要一种能够利用薄氧化物FET与更高I/O电压相接口的数字输出驱动器。
本文描述了可以利用薄氧化物FET实现且具有良好性能的数字输出驱动器和数字输入缓冲器。数字输出驱动器包括前置驱动器和驱动器。前置驱动器接收来自数字IC内部的电路的数字输入信号并基于所述数字输入信号生成第一和第二数字信号。驱动器接收第一和第二数字信号并为外部装置提供数字输出信号。第一数字信号具有由第一电源电压和中间电压确定的第一电压范围。第二数字信号具有由第二电源电压和电路的地确定的第二电压范围。数字输出信号具有由第一电源电压和电路的地确定的第三电压范围。第一电源电压可以是盘电源电压VPAD，其为用于外部装置的I/O电压。第二电源电压低于第一电源电压，其可以是内用于数字IC内部的电路的内核电源电压VCORE。
在实施例中，前置驱动器包括锁存器和锁存器驱动器。锁存器存储数字输入信号的当前逻辑值，可以使用耦合在第一电源电压和中间电压之间的两个反相器实现锁存器。锁存器驱动器向锁存器写入逻辑值。仅使能锁存器驱动器达一个短的时间段，以写入逻辑值，随后可以将其关闭。锁存器驱动器可以包括(1)第一组叠置在一起的N-FET，其被配置成下拉锁存器内的第一节点，以向锁存器写入逻辑高，以及(2)第二组叠置在一起的N-FET，其被配置成下拉锁存器内的第二节点，以向锁存器写入逻辑低。可以导通一组N-FET达一个短的时间段，以向锁存器写入逻辑值(例如逻辑高或低)。前置驱动器还可以包括用于缓冲第一数字信号的第一缓冲器和/或用于缓冲数字输入信号的第二缓冲器。
在实施例中，驱动器包括叠置在一起的至少两个P-FET和至少两个N-FET。最上方的P-FET接收第一数字信号，最下方的N-FET接收第二数字信号。对于前置驱动器和驱动器，可以基于P-FET和N-FET的第一和第二电源电压和电压极限来确定叠置在一起的N-FET和P-FET的数量。
下文将描述该数字输入缓冲器以及本发明的各方面和实施例。
结合附图参考下文给出的详细说明，本发明的特征和属性将变得更加显而易见，在所有附图中类似的附图标记相应表示类似元件。
图1示出了无线装置的方框图； 图2示出了由输出驱动器和输入缓冲器构成的I/O电路； 图3示出了输出驱动器的方框图； 图4示出了输出驱动器的示意图； 图5示出了输出驱动器内的锁存器驱动器的数字信号的时序图； 图6示出了锁存器驱动器内的门控电路的示意图； 图7示出了输出驱动器内的锁存器的示意图； 图8示出了输入缓冲器的示意图。
具体实施例方式 本文中使用“示范性”一词表示“当作范例、实例或例示”。本文中称为“示范性的”任何实施例或设计未必要视为比其他实施例或设计更优选或有利。
本文所述的数字输出驱动器可以用于各种数字IC。例如，该数字输出驱动器可以用于专用集成电路(ASIC)、数字信号处理器(DSP)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微处理器、射频IC(RFIC)等。该数字输出驱动器还可以用于各种电子装置，例如无线通信装置、蜂窝电话、个人数字助理(PDA)、便携式计算机等。为清晰起见，下文针对无线装置(例如蜂窝电话)中的ASIC描述数字输出驱动器。
图1示出了无线装置100的方框图。在接收路径上，天线112接收基站和/或卫星发射的RF信号并将接收到的RF信号提供给接收器(RCVR)114。接收器114处理(例如滤波、放大、下变频和数字化)所接收的RF信号并将样本提供给ASIC 120以进行下一步处理。在发送路径上，ASIC 120处理待发送的数据并将数据芯片提供到发射器(TMTR)116。发射器116处理(例如转换成模拟信号、滤波、放大和上变频)数据芯片并产生输出RF信号，经由天线发射该输出RF信号。
ASIC 120包括各种支持通信和其他功能的处理单元。对于图1所示的实施例，ASIC 120包括调制调解器处理器122、音频/视频处理器124、应用处理器126、主控制器/处理器130、I/O控制器132和存储控制器134。调制调解器处理器122执行用于数据发射和接收的处理，例如编码、调制、解调、解码等。音频/视频处理器124执行音频处理和视频处理。应用处理器126执行用于各种应用，例如多路呼叫、网络浏览、游戏、用户接口等的处理。I/O控制器132与外部装置相接口，例如音频单元142、显示单元144和小键盘146。存储控制器134与外部储存器148相接口，外部储存器148可以包括SDRAM、闪存等。
图2示出了可用于图1中的ASIC 120内的数字I/O焊盘210的示范性I/O电路220。I/O焊盘210提供ASIC 120内部的电路和外部电路之间的互连。I/O焊盘210可以经由键合线、引线框架金手指等(图1中未示出)电耦合到IC封装的外部管脚。I/O焊盘210与为I/O焊盘提供信号驱动和缓冲的I/O电路220相关联。
对于图2所示的实施例而言，I/O电路220包括输出驱动器230、输入缓冲器240和静电放电保护装置(ESD)250。输出驱动器230为ASIC 120经由I/O焊盘210所发送的数字信号提供电平移动和信号驱动。输出驱动器230可以通过如下所述方式实现。输入缓冲器240为经由I/O焊盘210所接收的数字信号提供缓冲。ESD 250提供对静电放电的保护，可以利用耦合于电源电压和I/O焊盘210之间的箝位二极管来实现。
如图2所示，经由I/O焊盘210所发送和接收的数字信号处在较高的焊盘电源电压，VPAD，而ASIC 120内部的数字信号处于较低的内核电源电压VCORE。例如，VPAD可以为3.3、2.6或1.8伏(V)，VCORE可以为1.0或1.2伏。输出驱动器230执行VCORE和VPAD之间的电平移动。输出驱动器230应当具有以下特性 ·内核电源电压和焊盘电源电压之间没有泄漏；以及 ·内核电源电压和焊盘电源电压之间的转换可靠且正确。
可以利用如下所述的输出驱动器实现这些期望的特性。
图3示出了输出驱动器230a的方框图，这是图2的输出驱动器230的实施例。对于该实施例而言，输出驱动器230a包括前置驱动器310和驱动器360。前置驱动器310包括锁存器320、锁存器驱动器330以及缓冲器340和350。锁存器驱动器330从ASIC 120内的电路接收数字输入信号VIN，检测VIN信号上的逻辑值变化，并向锁存器320中写入检测到的逻辑值。锁存器320存储由锁存器驱动器330写入的逻辑值并提供锁存器输出信号VL。缓冲器340缓冲VL信号并提供第一驱动器信号V1。缓冲器350缓冲VIN信号并提供第二驱动信号V2。V1信号和V2信号具有相同的逻辑值但处于不同的电压电平。驱动器360接收V1信号和V2信号并为相关的I/O焊盘210提供数字输出信号VOUT。
图3示出了用于输出驱动器230a内的每个电路元件的电源电压。锁存器320工作在VPAD和中间电源电压VINT。锁存器驱动器330工作在上电压(可以是VCORE或VINT)和低电源电压VSSC之间，低电源电压VSSC一般为电路的地或0V。缓冲器340工作在VPAD和VINT之间。缓冲器350工作在VCORE和VSSC之间。驱动器360工作在VPAD和低电源电压VSSP之间，低电源电压VSSP一般也是电路的地或0V。
图3还示出了输出驱动器230a之内的每个信号的电压范围。VIN和V2信号的范围为0V到VCORE。VL和V1信号的范围为VINT到VPAD，因此一直被移动到更高的焊盘电源电压。VOUT信号的范围为0V到VPAD。如图3所示，沿较低信号路径的信号与ASIC 120内部的数字信号处于相同的电压范围。沿较高信号路径的信号处于VINT和VPAD之间的较高的电压范围。
可以产生VINT以满足以下条件 VINT≥VPAD-Vgs_max，以及 方程(1) VINT<VPAD-η·|Vtp|，方程(2) 其中Vgs_max是薄氧化物FET的最大栅极到源极电压； Vtp是驱动器360中使用的薄氧化物P-FET的阈值电压；而 η是缩放因子。
例如，仅考虑方程(1)中的条件，如果VPAD＝2.7V而Vgs_max＝1.4V，那么VINT≥1.3V。作为另一个范例，如果VPAD＝1.8V而Vgs_max＝1.4V，那么VINT≥0.5V。对于如方程(1)定义的VINT，对于逻辑高而言，上信号路径中的数字信号将具有小于等于VPAD的电压，而对于逻辑低而言，上信号路径中的数字信号将具有大于等于VPAD-Vgs_max的电压。方程(1)中的条件确保了在FET导通且传导电流时上信号路径中的FET的任意两个端子之间的最大电压处于指定极限内。方程(2)中的条件确保了驱动器360中的P-FET是导通的。可以将η设置成2或3，以确保P-FET完全导通。可以利用各种方式，例如利用芯片上调压器、电流源偏置电路等产生VINT。VINT也可以是提供给ASIC 120的外部电压。也可以将VINT设计成跟踪VPAD，从而不会超过Vgs_max。
通常，可以叠置FET，且可以通过产生VINT使得对于每个FET都满足(1)跨栅极和源极或漏极所施加的最大电压Vgs_max以及(2)跨漏极和源极所施加的最大电压Vds_max。叠置和增大的沟道长度容易降低与Vds相关的问题，且Vgs和Vgd变为更关键的参数。
图4示出了输出驱动器230b的示意图，这是图3的输出驱动器230的实施例。对于本实施例而言，锁存器320包括两个背对背耦合的反相器420和422。反相器420的输出端耦合到反相器422的输入端，反相器422的输出端耦合到反相器420的输入端。每个反相器都耦合到VPAD以获取较高电源电压，耦合到VINT以获取较低电源电压。每个反相器提供电压范围从VINT到VPAD的数字输出信号。
对于图4所示的实施例而言，锁存器驱动器330包括N-FET 430、N-FET432、N-FET 440和N-FET 442，门控电路434和444以及反相器446。叠置N-FET 430和N-FET 432，形成左分支。N-FET 430的源极耦合到VSSC，其漏极耦合到N-FET 432的源极。N-FET 432的漏极耦合到节点N1，节点N1为反相器420的输入端。N-FET 430和N-FET 432的栅极耦合到门控电路434，后者也接收VIN信号。也叠置N-FET 440和N-FET 442，形成右分支。N-FET440的源极耦合到VSSC，其漏极耦合到N-FET 442的源极。N-FET 442的漏极耦合到节点N2，节点N2为反相器422的输入端。N-FET 440和N-FET 442的栅极耦合到门控电路444，后者还接收VIN信号。反相器446接收VIN信号并提供作为反相VIN信号的VIN信号。
锁存器320和锁存器驱动器330如下工作。最开始，锁存器驱动器330的左分支和右分支被截止。可以通过截止分支中的一个或两个N-FET截止该分支。如果VIN信号从逻辑低(大致为0V)变换到逻辑高(大致为VCORE)，那么通过门控电路434导通N-FET 430和N-FET 432达一个短的时间段并将节点N1下拉到逻辑低。在一个短的时间段之后，通过门控电路434截止N-FET 430和/或N-FET 432。锁存器320锁存并维持节点N1处的逻辑低。具体而言，反相器420感测节点N1处的逻辑低并在节点N2处提供逻辑高，反相器422感测节点N2处的逻辑高并在节点N1处提供逻辑低。
相反，如果VIN信号从逻辑高变换到逻辑低，那么通过门控电路444导通N-FET 440和N-FET 442达一个短的时间段并将节点N2下拉到逻辑低。在一个短的时间段之后，通过门控电路444截止N-FET 440和/或N-FET 442。锁存器320锁存并维持节点N2处的逻辑低。具体而言，反相器422在节点N1处提供逻辑高，反相器420在节点N2处提供逻辑低。
因此锁存器驱动器330根据VIN信号的逻辑值向节点N1或N2“写入”0。导通左分支以向节点N1写入0，并导通右分支以向节点N2写入0。在导通左分支时，电流流经N-FET 430和N-FET 432，N-FET 430的漏极升高，跨越N-FET 430和N-FET 432对节点N1处的电压进行分压。如果N-FET 430和N-FET 432具有相同的尺寸或尺度，那么就跨N-FET 430和N-FET 432均匀地分配了节点N1处的电压。
图4示出了针对每个分支叠置两个N-FET的实施例。通常，针对每个分支叠置N-FET的数量L可以由下式给出
方程(3) 其中
表示为VPAD/Vgs_max提供下一个较大整数值的上限运算符(ceiling operating)。例如，如果VPAD＝1.8V且VCORE＝1.2V，则针对每个分支应当使用两个叠置的N-FET。如果VPAD＝2.6V且VCORE＝1.2V，则针对每个分支应当使用三个叠置的N-FET，等等。针对每个分支使用足够数量的N-FET确保了在N-FET导通且导电时对于每个N-FET，(1)施加在栅极和漏极或源极之间的最大电压在Vgs_max之内，且(2)施加于漏极和源极之间的最大电压在Vds_max之内。
图5示出了分别提供给图4中的N-FET 430和N-FET 432的栅极的VIN信号以及VA和VB信号的示范性时序图。对于本实施例而言，VIN信号和VA信号一开始为逻辑低，VB信号为逻辑高。N-FET 430被截止，N-FET 432被导通，左分支被截止。在时刻T1，VIN信号从逻辑低变换为逻辑高，VA信号也变换为逻辑高。N-FET 430和N-FET 432都被导通，左分支导通，并将节点N1下拉到逻辑低。一小段时间之后，在时刻T2，VB信号变换为逻辑低。N-FET432被截止，左分支被截止。于是，仅在时刻T1和时刻T2之间的短时间段TON内N-FET 430和N-FET 432均导通。在时刻T3，VIN信号从逻辑高变换为逻辑低，VA信号也变换为逻辑低，VB信号变换为逻辑高。N-FET 430被截止，N-FET 432被导通，左分支保持截止。
通常，可以用多种方式生成用于N-FET 430的VA信号和用于N-FET 432的VB信号，使得在长到足以向节点N1写入0的时间内使能左分支。图5示出了VA信号和VB信号的一个实施例。在另一实施例中，交换VA信号和VB信号，使得当VIN信号为逻辑高时截止N-FET 430。在又一个实施例中，VA和VB信号在时刻T1都变换成逻辑高，而在时刻T2，VA信号和/或VB信号变换成逻辑低。也可以用其他方式限定VA信号和VB信号。可以基于VIN信号、VIN信号或VIN信号和VIN信号二者生成VA信号和VB信号。
图5还示出了在将两个N-FET 430和N-FET 432叠置在一起的情况下，VIN信号、VA信号和VB信号中的每一个的电压的示范性范围。如果将两个以上的N-FET叠置在一起，那么用于每个N-FET的栅控信号处于适当的电压范围之内，可以基于N-FET堆叠内的该N-FET的位置来确定该电压范围。生成用于每个N-FET的栅控信号，使得(1)该N-FET的Vgs和Vds分别处于Vgs_max和Vds_max之内且(2)将N-FET导通到充分且必需的程度。
图6示出了能够分别为N-FET 430和N-FET 432生成图5所示的VA和VB信号的门控电路434的实施例。对于本实施例而言，门控电路434包括K个串联的反相器610a到610k以及与非门612，其中K为大于1的偶数。将VIN信号作为VA信号直接提供。VIN信号还被提供给反相器610a的输入端并被反相器610a到610k延迟，这提供了TON的总的延迟。与非门612在一个输入端接收VIN信号并在另一输入端接收来自反相器610k的延迟的VIN信号，并为N-FET 432提供VB信号。
图5和图6中所示的实施例提供了一些期望的特征。首先，即使在图5中的时刻T3处、VA信号的下降沿上，VB信号也跟随VA信号。这确保了在N-FET432被导通之前，N-FET 430被截止。因此，在时刻T3、VIN信号和VA信号的下降沿期间左分支保持截止，不会干扰节点N1处存储的电荷。第二，利用足够数量的反相器610，可以获得任意期望的TON延迟。
图6示出了用于生成图5所示的VA信号和VB信号的实施例。也可以利用其他电路生成这些信号，这处于本发明的范围之内。如上所述，还可以用其他方式限定VA信号和VB信号，且可以用其他电路产生VA信号和VB信号的这些其他形式。可以与用于N-FET 430和N-FET 432的VA信号和VB信号使用相同方式产生用于锁存器驱动器330的右分支的N-FET 440和N-FET442的门控信号。
返回到图4，节点N1处的寄生电容和N-FET 430和N-FET 432的驱动能力决定着导通N-FET以将节点N1下拉到逻辑低的时间量。在如图6所示的一个实施例中，将N-FET 430和N-FET 432导通固定的持续时间TON，其可以长于或等于将节点N1下拉到逻辑低所需的预计时间量。在另一实施例中，将N-FET 430和N-FET 432导通由感测电路决定的可变持续时间。感测电路感测节点N1处的电压并在该电压充分低时截止N-FET 430和/或N-FET432。
图7示出了锁存器320的实施例的示意图。对于本实施例而言，反相器420包括与N-FET 712叠置的P-FET 710。P-FET 710和N-FET 712的栅极耦合在一起，形成反相器420的输入。P-FET 710和N-FET 712的漏极耦合在一起，形成反相器420的输出。P-FET 710的源极耦合到VPAD，N-FET 712的源极耦合到VINT。反相器422包括分别与P-FET 710和N-FET 712以类似方式耦合的P-FET 720和N-FET 722。反相器420和反相器422工作在VPAD和VINT之间。
返回到图4，锁存器驱动器330基于VIN信号向节点N1或节点N2写入0。锁存器320根据被写入的节点将该0存储为逻辑低或逻辑高。锁存器320提供电平移动的VL信号，该信号对于逻辑高为VPAD，对于逻辑低为VINT。
图4还示出了输出驱动器230b之内的驱动器360的实施例。对于本实施例而言，驱动器360包括叠置在一起的P-FET 460和P-FET462以及N-FET464和N-FET 466。P-FET 460的源极耦合到VPAD，其栅极从缓冲器340接收V1信号，其漏极耦合到P-FET 462的源极。P-FET 462的接收VP偏置信号的栅极和其漏极耦合到N-FE T464的漏极。N-FET 464的接收VN偏置信号的栅极和其源极耦合到N-FET 466的漏极。N-FET 466的接收来自缓冲器350的V2信号的栅极和其源极耦合到VSSP。
VP和VN偏置信号始终分别导通P-FET 462和N-FET 464。选择VP偏置信号的电压以防止P-FET 460和P-FET 462超过它们的Vgs_max极限。类似地，选择VN偏置信号的电压以防止N-FET 464和N-FET 466超过它们的Vgs_max极限。可以从VCORE或VINT产生VN偏置信号，如果利用这些电压源之一的电压可以确保可靠性，还可以将VN偏置信号直接耦合到VCORE或VINT。如果利用VPAD和VINT的电压可以确保可靠性，可以将VP偏置信号直接耦合到VINT。或者，可以利用能够提供期望电压的参考电路来产生VP偏置信号。
P-FET 460和P-FET 462以及N-FET 464和N-FET 466用作反相器。当V1信号和V2信号处于逻辑低时，P-FET 460被V1信号导通，N-FET 466被V2信号截止，P-FET 460和P-FET 462向VPAD驱动VOUT信号。相反，当V1和V2信号处于逻辑高时，P-FET 460被V1信号截止，N-FET 466被V2信号导通，N-FET 464和N-FET 466将VOUT信号拉向VSSP。因此，即使驱动器360内的每个FET仅在全范围的一部分摆动，VOUT信号也会在0V到VPAD的全电压范围内摆动。如果P-FET 460和P-FET 462具有相同的尺寸，那么会在两个P-FET之间均等地划分VPAD和VOUT之间的电压。类似地，如果N-FET 464和N-FET 466具有相同的尺寸，那么会在两个N-FET之间均等地划分VOUT和VSSP之间的电压。
图4示出了在驱动器360中叠置了两个P-FET和两个N-FET的实施例。可以如方程(3)所示确定叠置P-FET(L)的数量和N-FET(L)的数量。可以始终导通L—1个P-FET，并可以利用V1信号控制一个P-FET(例如最顶部的P-FET)。类似地，可以始终导通L—1个N-FET，并可以利用V2信号控制一个N-FET(例如最底部的N-FET)。可以将L—1个偏置信号用于L—1个始终导通的P-FET，并可以将L—1个偏置信号用于L—1个始终导通的N-FET。可以基于VCORE、VINT和/或VPAD产生这些偏置信号，使得所有的P-FET和N-FET都不会超过它们的Vgs_max极限。
可以用各种方式补偿驱动器360引起的信号倒相。例如，可以用反相器取代缓冲器340和缓冲器350，可以反转VIN信号，可以将VIN信号提供给门控电路444，并可以将信号VIN提供给门控电路434等。
本文所述的输出驱动器可以具有各种优点。首先，前置驱动器310之内的电路可以基于数字信号工作。每个数字信号都在特定电压范围的上电压和下电压之间变换。这避免了为前置驱动器产生偏置和参考电压的需要。第二，在稳定状态期间可能没有静电电流的泄漏路径。一旦到达稳定状态每个电路就被截止。第三，可以将N-FET用作锁存器驱动器330中的下拉晶体管。在下拉节点方面N-FET比P-FET更为有效。第四，可以缓冲用于驱动器360的数字VIN信号和数字VL信号以实现更快的工作速度。第五，通过叠置足够数量的N-FET和P-FET，并产生锁存器驱动器330中的适当门控信号，几乎可以支持任何VPAD电压和VCORE电压。
图8示出了输入缓冲器240a的示意图，其为图2中的输入缓冲器240的实施例。对于本实施例而言，输入缓冲器240a包括N-FET 810、P-FET 812和反相器814和反相器816。N-FET 810的漏极耦合到I/O焊盘210，其栅极耦合到VINT，其源极耦合到反相器814的输入端。P-FET 812的源极耦合到VCORE，其栅极耦合到反相器814的输出端，其漏极耦合到反相器814的输入端。反相器814和反相器816串联耦合。反相器816提供电压平移的数字信号。将为输出驱动器生成的VINT有利地用于输入缓冲器。
N-FET 810减弱从I/O焊盘210接收的数字信号。N-FET 810确保了在从I/O焊盘210驱动节点A时，节点A(其为反相器814的输入端)处的电压保持在大值以下。通常，在I/O焊盘210和反相器814的输入之间可以叠置和耦合L—1个N-FET，其中可以如方程(3)所示确定L。P-FET 812确保了一旦停止了反相器814，节点A就升到VCORE。P-FET 814进行的上拉动作是一正反馈的形式，该正反馈使反相器814加速并确保输入上升沿有良好的切换。
可以用各种IC工艺，例如CMOS、N-MOS、P-MOS、双极、双极CMOS(Bi-CMOS)等来制造本文所述的输出驱动器。如上所述，还可以将该输出驱动器用于各种类型的IC。
提供所公开实施例的以上说明是为了使本领域的任何技术人员能够实施或使用本发明。对于本领域的技术人员而言，对这些实施例做出各种修改是显而易见的，本文所述的一般原理可以用于其他实施例而不脱离本发明的精神或范围。因此，并非意在将本发明限制在本文所示出的实施例，而应赋予其与本文所公开的原理和新颖特征相一致的最宽范围。
权利要求
1.一种集成电路，包括
锁存器，其被配置成提供具有第一电压范围的第一数字信号，所述第一电压范围由第一电源电压和中间电压确定；以及
耦合到所述锁存器的驱动器，其被配置成接收所述第一数字信号和第二数字信号并提供数字输出信号，其中所述第二数字信号具有由第二电源电压和电路的地确定的第二电压范围，其中所述数字输出信号具有由所述第一电源电压和电路的地确定的第三电压范围，并且其中所述第一电源电压高于所述第二电源电压。
2.根据权利要求1所述的集成电路，其中所述锁存器包括耦合在所述第一电源电压和所述中间电压之间的第一和第二反相器。
3.根据权利要求1所述的集成电路，还包括
耦合到所述锁存器的锁存器驱动器，所述锁存器驱动器被配置成向所述锁存器写入逻辑值。
4.根据权利要求3所述的集成电路，其中所述锁存器包括第一和第二节点，并且其中所述锁存器驱动器被配置成下拉所述第一或第二节点，以向所述锁存器写入逻辑值。
5.根据权利要求4所述的集成电路，其中所述锁存器驱动器被配置成将所述第一或第二节点下拉达预定的持续时间，以写入所述逻辑值，并在所述预定的持续时间之后截止。
6.根据权利要求1所述的集成电路，还包括
耦合到所述锁存器的锁存器驱动器，其包括
第一组至少两个叠置在一起的N沟道场效应晶体管(N-FET)，其被配置成下拉所述锁存器内的第一节点，以向所述锁存器写入逻辑高，以及
第二组至少两个叠置在一起的N-FET，其被配置成下拉所述锁存器内的第二节点，以向所述锁存器写入逻辑低。
7.根据权利要求6所述的集成电路，其中所述锁存器驱动器还包括
第一控制电路，其被配置成为所述第一组至少两个N-FET产生第一组至少两个控制信号，以及
第二控制电路，其被配置成为所述第二组至少两个N-FET产生第二组至少两个控制信号。
8.根据权利要求7所述的集成电路，其中所述第一组至少两个控制信号将所述第一组至少两个N-FET导通达预定的持续时间，以向所述锁存器写入逻辑高，并在所述预定持续时间之后截止所述N-FET中的至少一个。
9.根据权利要求1所述的集成电路，还包括
耦合到所述锁存器和所述驱动器的第一缓冲器，其被配置成接收所述第一数字信号并提供具有所述第一电压范围的第一缓冲信号，其中所述驱动器被配置成接收所述第一缓冲信号。
10.根据权利要求9所述的集成电路，还包括
耦合到所述驱动器的第二缓冲器，其被配置成接收数字输入信号并提供所述第二数字信号。
11.根据权利要求1所述的集成电路，其中所述驱动器包括
耦合在所述第一电源电压和电路的地之间的至少两个P沟道场效应晶体管(P-FET)和至少两个N沟道场效应晶体管(N-FET)。
12.根据权利要求11所述的集成电路，其中所述至少两个P-FET和所述至少两个N-FET叠置在一起，其中所述至少两个P-FET中最上方的P-FET接收所述第一数字信号，并且其中所述至少两个P-FET中的最下方的N-FET接收所述第二数字信号。
13.根据权利要求1所述的集成电路，其中所述锁存器和所述驱动器仅包括薄氧化物场效应晶体管(FET)。
14.根据权利要求1所述的集成电路，还包括
输入缓冲器，其被配置成接收具有所述第三电压范围的数字输入信号并提供具有所述第二电压范围的缓冲数字输入信号。
15.一种集成电路，包括
前置驱动器，其被配置成基于数字输入信号来生成第一和第二数字信号，其中所述第一数字信号具有由第一电源电压和中间电压确定的第一电压范围，其中所述第二数字信号具有由第二电源电压和电路的地确定的第二电压范围，并且其中所述第一电源电压高于所述第二电源电压；以及
耦合到所述前置驱动器的驱动器，其被配置成接收所述第一和第二数字信号并提供具有第三电压范围的数字输出信号，所述第三电压范围由所述第一电源电压和电路的地确定。
16.根据权利要求15所述的集成电路，其中所述前置驱动器被配置成基于所述数字输入信号来生成至少一个数字控制信号并利用所述至少一个数字控制信号来生成所述第一数字信号。
17.根据权利要求15所述的集成电路，其中所述第一电源电压用于耦合到所述集成电路的外部装置，并且其中所述第二电源电压用于所述集成电路内的电路。
18.根据权利要求15所述的集成电路，其中所述前置驱动器和所述驱动器仅包括薄氧化物场效应晶体管(FET)。
19.根据权利要求18所述的集成电路，其中所述前置驱动器和所述驱动器中的每一薄氧化物FET都具有在所述薄氧化物FET被导通且传导电流时低于所述第二电源电压的栅极到源极(Vgs)电压。
20.一种设备，包括
用于基于数字输入信号来生成第一和第二数字信号的装置，其中所述第一数字信号具有由第一电源电压和中间电压确定的第一电压范围，其中所述第二数字信号具有由第二电源电压和电路的地确定的第二电压范围，并且其中所述第一电源电压高于所述第二电源电压；以及
用于基于所述第一和第二数字信号来提供数字输出信号的装置，所述数字输出信号具有由所述第一电源电压和电路的地确定的第三电压范围。
21.根据权利要求20所述的设备，其中所述用于生成第一和第二数字信号的装置包括
用于锁存所述数字输入信号以生成所述第一数字信号的装置。
22.根据权利要求21所述的设备，其中所述用于锁存所述数字输入信号的装置包括
用于基于所述数字输入信号的逻辑值来下拉第一节点或第二节点的装置，以及
用于存储所述逻辑值的装置。
23.根据权利要求20所述的设备，其中所述用于生成第一和第二数字信号的装置包括
用于基于所述数字输入信号来生成至少一个数字控制信号的装置，以及
用于基于所述至少一个数字控制信号来生成所述第一数字信号的装置。
24.一种方法，包括
基于数字输入信号生成第一和第二数字信号，其中所述第一数字信号具有由第一电源电压和中间电压确定的第一电压范围，其中所述第二数字信号具有由第二电源电压和电路的地确定的第二电压范围，并且其中所述第一电源电压高于所述第二电源电压；以及
基于所述第一和第二数字信号提供数字输出信号，所述数字输出信号具有由所述第一电源电压和电路的地确定的第三电压范围。
25.根据权利要求24所述的方法，其中生成所述第一和第二数字信号包括
锁存所述数字输入信号以生成所述第一数字信号。
26.一种集成电路，包括
输出驱动器，其被配置成
接收具有第一电压范围的内部输入信号，所述第一电压范围由第一电源电压和中间电压确定，
生成具有所述第一电压范围的第一数字信号，
生成具有第二电压范围的第二数字信号，所述第二电压范围由第二电源电压和电路的地确定，并且
提供具有第三电压范围的数字输出信号，所述第三电压范围由所述第一电源电压和电路的地确定，其中所述第一电源电压高于所述第二电源电压；以及
输入缓冲器，其被配置成接收具有所述第三电压范围的外部输入信号并提供具有所述第二电压范围的缓冲输入信号。
27.根据权利要求26所述的集成电路，其中所述输入缓冲器包括
耦合到所述中间电压的N沟道场效应晶体管(N-FET)，其被配置成接收所述外部输入信号，以及
耦合到所述N-FET的反相器，其被配置成经由所述N-FET接收所述外部输入信号。
28.根据权利要求27所述的集成电路，其中所述输入缓冲器还包括
耦合到所述第二电源电压以及所述反相器的输入端和输出端的P沟道场效应晶体管(P-FET)。
29.根据权利要求26所述的集成电路，其中所述输出驱动器和所述输入缓冲器仅包括薄氧化物场效应晶体管(FET)。
全文摘要
一种数字输出驱动器，包括可以用薄氧化物FET实现的前置驱动器(310)和驱动器(360)。前置驱动器(310)基于数字输入信号来生成第一数字信号(14)和第二数字信号(16)。第一数字信号具有由第一(例如焊盘)电源电压(VPAD)和中间电压(VINT)确定的第一电压范围。第二数字信号具有由第二(例如内核)电源电压(VCORE)和电路的地(VSCS)确定的第二电压范围。驱动器接收第一和第二数字信号并提供数字输出信号(VOUT)，该数字输出信号具有由第一电源电压和电路的地确定的第三电压范围。前置驱动器可以包括锁存器(320)和锁存器驱动器(330)。锁存器存储数字输入信号的当前逻辑值。锁存器驱动器向锁存器写入逻辑值。使能锁存器驱动器达一个短的持续时间，以写入逻辑值，随后将其关闭。
文档编号H03K17/10GK101371441SQ200780002249
公开日2009年2月18日 申请日期2007年1月12日 优先权日2006年1月12日
发明者V·斯里尼瓦斯, V·莫汉 申请人:高通股份有限公司