和第三端之间。
[0053]第三控制单元117包括第十一薄膜晶体管T11，第十一薄膜晶体管Tll的第一端与第三薄膜晶体管T3的第三端连接，第十一薄膜晶体管Tll的第二端接收第一控制信号GAS1，第^^一薄膜晶体管Tll的第三端接收第二控制信号GAS2。
[0054]优选地，第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管TlO以及第十一薄膜晶体管Tll均为P型薄膜晶体管，P型薄膜晶体管在栅极为低电平时导通。
[0055]结合图4所示的时序图详细描述本实施例所揭示的栅极驱动单元的工作原理。
[0056]优选地，第一电平和第三电平为低电平，第二电平为高电平，即第一参考电压信号Vl为VGH (高电平)，第二参考电压信号V2为VGL (低电平)。
[0057]如图4所示，在时间tl_t2之间，第一时钟信号CKl为低电平，第二时钟信号CK2为高电平，第一控制信号GASl和第二控制信号GAS2均为高电平；第一拉动控制单元111输出的第一拉动控制信号CLl为低电平(第一电平)，第三薄膜晶体管T3导通，栅极驱动信号输出端的电平与第一时钟信号CKl的电平相同，栅极驱动信号Gn为低电平，与栅极驱动信号Gn对应的扫描线20打开，即第一拉动单元112根据第一拉动控制信号CLl和第一时钟信号CKl拉动栅极驱动信号输出端的电平到第一电平(低电平)；此时，第四薄膜晶体管T4、第五薄膜晶体管T5、第十一薄膜晶体管Tl I以及第七薄膜晶体管T7断开，第六薄膜晶体管T6和第八薄膜晶体管T8导通，第二拉动控制信号CL2为高电平(第二电平)，第九薄膜晶体管T9和第十薄膜晶体管TlO断开。
[0058]在时间t2_t3之间，第一时钟信号CKl为高电平，第二时钟信号CK2为高电平，第一控制信号GASl和第二控制信号GAS2为高电平；第一拉动控制单元111输出的第一拉动控制信号CLl为低电平(第一电平)，第三薄膜晶体管T3导通，栅极驱动信号输出端的电平与第一时钟信号CKl的电平相同，栅极驱动信号Gn为高电平，与栅极驱动信号Gn对应的扫描线20关闭。此时，第四薄膜晶体管T4、第五薄膜晶体管T5、第十一薄膜晶体管T11、第七薄膜晶体管T7以及第八薄膜晶体管T8断开，第六薄膜晶体管T6导通，第二拉动控制信号CL2为高电平(第二电平)，第九薄膜晶体管T9和第十薄膜晶体管TlO断开。
[0059]此时，所有的栅极驱动信号均为高电平，该栅极驱动电路处于GOA暂停状态，即栅极驱动信号Gn-1、Gn以及Gn+Ι均为高电平。
[0060]在时间t4_t5之间，控制芯片12拉动第一时钟信号CK1、第一电压参考信号V1、第一控制信号GASl以及第二控制信号GAS2到第一电平(低电平)，即第一时钟信号CKl为低电平，第二时钟信号CK2为低电平，第一控制信号GASl为低电平，第二控制信号GAS2为低电平；第四薄膜晶体管T4、第五薄膜晶体管T5和第十一薄膜晶体管Tll导通，第七薄膜晶体管T4导通，第二拉动控制信号CL2为低电平，第八薄膜晶体管T8和第九薄膜晶体管T9导通，第一节点Qn通过第八薄膜晶体管T8和第九薄膜晶体管T9接收第一电压参考信号VI，即第二拉动单元114根据第二拉动控制信号CL2拉动第一节点Qn的电平到第一电压参考信号VI，此时第一节点Qn的电平拉动到低电平。第三薄膜晶体管T3和第六薄膜晶体管T6均导通，输出栅极驱动信号Gn的电位为低电平；第十薄膜晶体管导通，输出栅极驱动信号Gn的电位与第一电压参考信号Vl的电位相同；第^ 薄膜晶体管Tll导通，拉动输出栅极驱动信号Gn的电位与第二控制信号GAS2的电位相同，以保证输出栅极驱动信号Gn为低电平，栅极驱动信号Gn所驱动的扫描线20打开，进而栅极驱动电路10所驱动的扫描线20全部打开，稳定地实现All Gate On功能。
[0061]在All Gate On功能结束后，时间t5_t6，第一时钟信号CKl为高电平，第二时钟信号CK2为高电平，第一控制信号GASl为低电平，第二控制信号GAS2为高电平；第四薄膜晶体管T4导通，以拉动第一节点Qn的电位到高电平，第一拉动控制信号CLl为高电平，即第一控制单元115根据第一控制信号GASl拉动第一节点Qn的电平到第二电平，此时第三晶体管T3断开，即第一拉动单元112断开。第五薄膜晶体管T5导通，拉动第二节点Pn的电位到低电平，第二拉动控制信号CL2为低电平，即第二控制单元116根据第一控制信号GASl拉动第二节点Pn的电平到第二电压参考信号V2的第三电平，第九薄膜晶体管T9和第十薄膜晶体管TlO导通，此时第十薄膜晶体管TlO拉动栅极驱动信号Gn的电平到高电平，即第二拉动单元114拉动栅极驱动信号Gn的电平到第二电平(高电平)。第十一薄膜晶体管Tll导通，第i^一薄膜晶体管Tl I拉动栅极驱动信号Gn的电平与第二控制信号GAS2的电平相等，即高电平。栅极驱动信号Gn为高电平，栅极驱动信号Gn所驱动的扫描线20关闭，进而实现在All Gate On功能结束后所有扫描线20均回到关闭电平。此时，第六薄膜晶体管T6、第七薄膜晶体管T7以及第八薄膜晶体管T8断开。
[0062]在其他实施例中，本领域的技术人员完全可以将第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管TlO以及第十一薄膜晶体管Tll设置为N型薄膜晶体管，N型薄膜晶体管在栅极为高电平时导通。此时，各节点的电位与上述扫描驱动时的电位变化相反，且第一参考电压信号Vl和第二参考电压信号V2也与上述扫描驱动时的电位相反，即当N型薄膜晶体管时，第一参考电压信号Vl为低电平，第二参考电压信号V2为高电平，此处不再赘述。
[0063]本发明还提供第三实施例的栅极驱动单元，其在第二实施例所揭示的栅极驱动单元的基础上进行描述。本实施例所揭示的栅极驱动单元与第二实施例所揭示的栅极驱动单元的不同之处在于:栅极驱动单元进一步包括第十二薄膜晶体管T12，如图5所示，第十二薄膜晶体管12的第一端与第一节点Qn连接，第十二薄膜晶体管T12的第二端接收第二参考电压信号V2，第十二薄膜晶体管T12的第三端与第二薄膜晶体管T2的第三端、第一薄膜晶体管Tl的第三端以及第四薄膜晶体管T4的第一端连接。
[0064]优选地，第十二薄膜晶体管T12为P型薄膜晶体管。第二参考电压信号V2为低电平，第十二薄膜晶体管T12导通。
[0065]在其他实施例中，本领域的技术人员完全可以将第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管Tll以及第十二薄膜晶体管T12为N型薄膜晶体管。
[0066]本发明还提供一种液晶显示装置，如图6所示，本实施例所揭示的液晶显示装置60包括显示面板61和上述实施例所揭示的栅极驱动电路62，此处不再赘述。
[0067]值得注意的是，本实施例所揭示的液晶显示装置60包括手机、显示器或者电视。
[0068]综上所述，本发明的栅极驱动电路包括多级栅极驱动单元和控制芯片，每级栅极驱动单元包括第一拉动控制单元、第一拉动单元、第二拉动控制单元、第二拉动单元、第一控制单元、第二控制单元、以及第三控制单元，控制芯片用于