半导体设备、显示面板和电子器件的制作方法

专利名称：半导体设备、显示面板和电子器件的制作方法
技术领域：
在本说明书中描述的发明涉及使用单一沟道型薄膜晶体管在绝缘基底上 形成的通用緩冲器电路。应该注意，根据本发明的緩冲器电路不局限于任何 具体的应用，而可用于各种应用、设备和产品。顺带提及，在本说明书中描 述的发明具有半导体设备、显示面板和电子器件的方面。
背景技术：
低温多晶硅(LTPS)工艺可以使用n沟道金属氧化物半导体(NMOS) 和p沟道金属氧化物半导体(PMOS )薄膜晶体管(TFT)这两者来形成电路。 因此，在LTPS工艺中，通常使用这两类薄膜晶体管来制造所谓CMOS (互 补金属氧化物晶体管)电路的电路。
另一方面，CMOS电路由于所使用的两类薄膜晶体管而不可避免地导致 工艺步骤数量上的增加。这种在工艺步骤数量上的增加导致生产效率降低， 因此造成制造成本增加。
因此，即使使用多晶硅工艺，也应该优选地仅使用单一沟道型(NMOS 或PMOS)薄膜晶体管来实现在功能上与CMOS电路等同的电路。
另外，当用无定形硅或有机半导体来形成电路时，可应用此类单一沟道 型电路。
例如，在无定形硅的情况下，NMOS薄膜晶体管是制造电路的唯一选择。 在有机TFT的情况下，PMOS模板晶体管是制造电路的唯一选择。
针对该背景，应该优选地仅使用单一沟道型(NMOS或PMOS)薄膜晶 体管来实现在功能上与CMOS电路等同的电路。
本说明书关注緩冲器电路。不用说，緩冲器电路是在各种电路中包含的 通用电路。因此，緩冲器电路基本上不局限于任何具体应用。但是，应该注 意，在以下描述中，为了方便起见，我们假设在适用于驱动显示面板的驱动 电路中使用緩冲器电路。
在以下描述中，将关于有源矩阵驱动的有机EL (电致发光)面板来描述緩冲器电路的现有例子。
图1图示了有机EL面板的系统配置例子。在图1中图示的有机EL面玲反 l包括像素阵列部分3、信号线驱动部分5、第一控制线驱动部分7和第二控 制线驱动部分9。这些组件被布置在面板基底上。
像素阵列部分3具有根据显示分辨率以矩阵形式排列的子像素11。图2 和3图示了子像素11的等同电路例子。应该理解，在图2和3中示出的子 像素11都包括仅NMOS薄膜晶体管。
在两个图中，附图标记Nl表示采样晶体管，N2表示驱动晶体管，N3 表示发光控制晶体管，且Cs表示保持电容器。另外，附图标记WSL对应于 写控制线，且LSL对应于发光控制线。
顺带提及，图2对应于当通过作为驱动方法的导通或截止发光控制晶体 管T3来点亮或熄灭有机EL元件OLED时的电路配置。
另一方面，图3对应于当通过作为驱动方法的改变发光控制线LSL的电 势来点亮或熄灭有机EL元件OLED时的电路配置。
应该注意，在图3的情况下，发光控制线LSL还用作电流供应线。
图4A到4C图示了当向图2和3所示的子像素11写入信号电势Vsig (Data)时的定时图。顺带提及，图4A图示了信号线DTL的驱动波形。信 号线DTL被供应了与像素灰度级Data有关的信号电势Vsig。在此，由信号 电势Vsig的幅度来确定由驱动晶体管N2供应的驱动电流的幅度。有机EL 元件OLED是电流驱动的元件。在此，驱动电流越大，亮度越高。
图4B图示了写控制线WSL的驱动波形。当同一线WSL处于高电平时， 采样晶体管Nl导通，使得信号线DTL的电势被写入到驱动晶体管N2的栅 极电极。
图4C图示了发光控制线LSL的驱动波形。由两个值或高和低电平来驱 动发光控制线LSL。该电势的切换允许点亮或熄灭有机EL元件OLED。
应该注意，图2和图3中所示的子像素11在发光控制线LSL的控制幅 度上彼此不同。在图2的情况下，发光控制线LSL仅需要驱动该驱动晶体管 N2。形成对比地，在图3的情况下，发光控制线LSL必须向驱动晶体管N2 和有机EL元件OLED供应操作电压。
如图4A到4C所示，在信号电势Vsig的写之后，当发光控制线LSL处 于高电平时点亮有机EL元件OLED,且当发光控制线LSL处于低电平时熄灭有机EL元件OLED。
应该注意，可以通过可变地控制发光时段长度(Duty)与一场时^:的比 例来控制峰值亮度电平。
除此之外，图4C中所示的发光控制线LSL还被用于调整运动图像特性。 为了调整运动图像特性，必须调整每场时段的发光次数和发光时段定时 (timing )。
因此，必须向第二控制线驱动部分9输出多种不同类型的脉冲。
另外，在通用于有源矩阵驱动的线顺序写机制的情况下，必须能够以逐 个线为基础来顺序地移位(shift)这些脉冲波形。
也就是，该类控制线驱动部分必须能够用于两个目的，即，如所期望地 设置控制脉冲的长度，和以逐个线为基础来顺序地将脉冲移位到下一阶段。
在图2和3所示的子像素11的情况下，在信号电势Vsig的写期间，可 能需要驱动晶体管N2的阈值和迁移率校正。图5A到5F图示了与图2相关 的子像素11的定时图。顺带提及，如果图2所示的子像素11具有校正能力， 则如图5C所示驱动电流供应线PSL。另外，图6A到6E图示了与图3有关 的子像素11的定时图。应该注意，图2和3中所示的子像素11不同于彼此 之处在于，在一个中对子像素11分离地进行初始化和发光时段控制，而另一 个中不分离地进行初始化和发光时段控制。
发光时段控制必须改变在发光和不发光时段(Duty)之间的比例来调整 峰值亮度。另外，发光时段控制必须改变每个场时段中发光和不发光时段切 换的次数来调整运动图像特性。因为这些目的，第二控制线驱动部分9的电 路配置一般是复杂的。
因此，图2的电路配置优势在于提供简单的控制界面，因为针对适用于 控制移位输出脉冲的定时的初始化脉冲和发光时段控制脉冲，提供分开的供 应线。但是，应该注意，该电路配置需要三个控制线，即，如图2所示的写 控制线WSL、发光控制线LSL和电流供应线PSL。
将给出不仅阈值和迁移率校正操作的描述还有包括图3所示的像素电路 的发光时段控制在内的子像素11的控制操作的描述。因此，将参考图6A到 6E用于描述。
应该注意，除了分开地进行初始化和发光时段控制以外，图2所示的像 素电路的控制操作与图3所示的像素电路的控制操作相同。因此，将省略其描述。
图6A图示了写控制线WSL的驱动波形。例如，当同一线WSL处于高电平时，采样晶体管Nl导通，使得信号线DTL的电势被写入驱动晶体管N2的栅极电极。
应该注意，在图6A中的第一高电平时段被用于校正驱动晶体管N2的阈值电势Vth的变化。
另一方面，在图6A中的第二高电平时段不仅被用于写与像素灰度级相当的信号电势Vsig，还用于校正驱动晶体管N2的迁移率n的变化。顺带提及，第二高电平时段的后沿(trailing edge )倾斜地(diagonally)下降以便对于从从高亮度电平(高信号电势)到低亮度电平(低信号电势)的所有灰度级均设置最佳迁移率校正时段。
术语"迁移率校正"指的是适用于校正在不同驱动晶体管N2 (—些具有高迁移率)i且另一些具有低迁移率ia )之间的迁移率的差别的操作。原则上，亮度(信号电势)越低，校正时段(period)越长。
图6B图示了信号线DTL的驱动波形。两个不同的电势被施加到同一线DTL。偏移(offset)电压Vofs适用于校正驱动晶体管N2的阈值。信号电势Vsig提供像素灰度级。在此，通过信号电势Vsig的幅度来确定由驱动晶体管N2供应的驱动电流的幅度。有机EL元件OLED是电流驱动的元件。在此，驱动电流越大，亮度越高。
图6C是发光控制线LSL的驱动波形。由两个值或高和低电平来驱动发光控制线LSL。图6C所示的第一低电平时段被用于提供初始化时段。图6C所示的第二低电平时段被用于在发光开始之后提供不发光时段。
在此，初始化被适用于将驱动晶体管N2的栅极到源极电压Vgs扩展到宽于阈值电压Vth。该操作在阈值校正之前绝对必要，且此后被称为校正预备操作。
在该校正预备操作之后，偏移电压Vofs被施加到驱动晶体管N2的栅极电极。同时，发光控制线LSL改变到高电平。该电势相关的操作是阈值校正操作。在阔值校正操作开始之后，驱动晶体管N2的源极电势Vs逐渐增加。当驱动晶体管N2的栅极到源极电压Vgs到达阈值电压Vth时，该电势Vs停止增力口。
应该注意，在信号电势Vsig的写结束之后，跟随着发光时段的开始，该
8发光时段持续直到下一写时段。在发光时段期间，当发光控制线LSL处于高
电平时，点亮有机EL元件OLED。当发光控制线LSL处于低电平时，熄灭 同一元件OLED。可以通过可变地控制发光时段长度与一场时段的比例来控 制峰值亮度电平。
图6D图示了出现在驱动晶体管N2的栅极电极的电势Vg。图6E图示了 出现在驱动晶体管N2的源极电极(有机EL元件OLED的阳极)的电势Vs。
如前所述，写控制信号(图6A)和发光控制信号(图6C)的脉冲必须 取决于驱动操作的目的而改变长度。
在前者的情况下，例如，脉冲必须在阈值校正操作和信号写和迁移率校 正操作之间改变长度。另一方面，在后者的情况下，脉冲必须在校正预备操 作和在发光时段期间的有机EL元件OLED的发光/熄灭控制之间改变长度。
因此，第一和第二控制线驱动部分7和9每个必须能够产生多种不同长 度的脉冲输出。另外，在通用于有源矩阵驱动的线顺序写机制的情况下，必 须能够以逐个线为基础顺序地移位这些脉冲波形。也就是，该类控制线驱动 部分必须能够用于两个目的，即如所期望地设置控制脉冲的长度，和以逐个 线为基础顺序地将脉冲移位到下 一 阶段。
图7到14F图示了满足上述驱动条件的控制线驱动电路的例子和驱动例 子。应该注意，控制线驱动电路包括移位寄存器。
图7所示的移位寄存器包括级联的2N个寄存器阶SR ( 1)到SR ( 2N )。 移位寄存器以如下方式操作每个阶都使用先前和随后的阶的输出脉沖作为 驱动脉冲以便输出被输送到该阶的时钟信号作为输出脉冲。
图8A到81图示了移位寄存器的驱动脉冲波形。应该注意，图8A到81 图示了当移位寄存器仅包括NMOS薄膜晶体管时的脉冲波形。
图8A图示了适用于驱动第一寄存器阶的开始脉冲"st"。图8B图示了适 用于驱动2N寄存器阶的结束脉冲"end"。图8C图示了用于偶数寄存器阶的 时钟信号"ckl"。
图8D图示了用于奇数寄存器阶的时钟信号"ck2，，。图8E图示了第一寄 存器阶SR ( 1 )的输出脉冲"ol"。图8F图示了第k-l个寄存器阶SR (k-l) 的输出脉冲"o(k-l)"。图8G到81图示了在图中所示的各个寄存器阶的输 出脉冲"o"。
图9图示了第k个寄存器阶SR的内部电路的例子。如图9所示，构成寄存器SR的薄膜晶体管都是NMOS晶体管。该寄存器阶SR的输出阶包括在电源电势VSS和时钟输入端之间串联的NMOS薄膜晶体管Nil和N12。应该注意，薄膜晶体管N11和N12的连接中点被连接到输出节点。另外，辅助电容器cbl被连接在薄膜晶体管Nll的栅极电极和电源电势VSS之间。另一方面，辅助电容器Cb2被连接在薄膜晶体管N12的栅极电极和时钟输入端之间。该辅助电容器Cb2辅助自举(bootstrapping )动作。
图IOA到10F图示了在与寄存器阶SR有关的输入和输出脉冲和节点A和B之间在电势上的关系。图IOA图示了时钟信号"ck"的波形。图IOB图示了第一驱动脉冲"inl (k)"(先前寄存器阶的输出脉冲"out(k-l)")的波形。图IOC图示了第二驱动脉冲"in2 (k)"(随后寄存器阶的输出脉冲"out(k+l )")的波形。图10D图示了节点B电势(薄膜晶体管Nil的栅极电势)的波形。图IOE图示了节点A电势(薄膜晶体管N12的栅极电势)的波形。图10F图示了出现在输出节点的输出脉沖"out"的波形。
图IOA到IOF所示，节点A和B的电势以互补的方式在第一和第二驱动脉冲"inl (k)"和"in2 (k)"的前沿处改变。
通过薄膜晶体管N13到N16使得该互补操作成为可能。
例如，当第一驱动脉冲"inl (k)"处于高电平且第二驱动脉冲"in2(k)"处于低电平时，薄膜晶体管N13和N14导通，且薄膜晶体管N15和N16截止。另一方面，例如，当第一驱动脉沖"inl (k)"处于低电平且第二驱动脉冲"in2(k)"处于高电平时，薄膜晶体管N15和N16导通，且薄膜晶体管N13和N14截止。
顺带提及，当节点A处于高电平时，辅助电容器Cb2被充电。因此，如果时钟信号"ck"改变为高电平而节点A处于高电平，则在输出脉冲"out(k)"中出现高电平。因此，节点A电势增加了在辅助电容器Cb2中充电的电压。此时，薄膜晶体管N12的栅极到源极电压Vgs等于阈值电压Vth或由于自举动作而更大。因此，输出脉冲"out(k)"的电势呈现出与时钟信号"ck"完全相同的波形。
也就是，图7所示的移位寄存器以如下方式操作向输出节点输出从第一寄存器阶开始顺序地提取的时钟信号"ck"。因此，在该移位寄存器的情况下，输出脉冲"out"的宽度的可变范围被局限于一个H时段(水平扫描时段)，在该H时段期间，时钟信号"ck"可以在宽度上改变。应该注意，该移位寄存器能够在一个水平时段内移位多个脉冲信号。
图IIA到lll图示了当时钟信号"ck"包括两个脉冲信号时的脉沖移位 的例子。应该注意，图IIA到lll所示的波形都与图8A到8I所示的那些相关。
另外，图12A到12F图示了与上述情况相关的寄存器阶SR的操作波形。 图12A到12F中所示的波形都与图IOA到IOF所示的那些相关。如图 所示，两个脉冲信号都被自举。
另外，图7所示的移位寄存器可以通过调整时钟信号"ck，，的前沿和后 沿的上升速率和下降速率来再现输出脉冲"out"的波形的一些变化。
图13A到131图示了当梯形时钟信号"ck"被输入作为时钟信号"ck" 时脉冲移位的例子。应该注意，图13A到13I所示的波形都与图8A到81所 示的那些有关。
另夕卜，图14A到14F图示了与上述情况相关的寄存器阶SR的操作波形。 图14A到14F所示的波形都与图IOA到10F所示的那些有关。如图14E所示， 自举动作提供与脉冲信号"ck" 完全相同的梯形波形。该梯形波形被提取作 为输出脉冲"out"。
上述情况在日本专利特开No.2005-149624中公开。

发明内容
顺带提及，构成参考图7 (图9)描述的移位寄存器的输出阶的薄膜晶体 管Nil和N12以互补的方式操作。这防止了任何贯通电流流入该输出阶，因 此有助于减少功库毛。
但是，参考图7 (图9)描述的移位寄存器以"照原样(as-is)"形式输 出外部输送的时钟信号作为输出时钟(移位时钟)。因此，如图15所示，适 用于向移位寄存器7供应时钟信号的緩沖器电路21必须能够驱动输出脉冲所 供应的所有像素。
另一方面，适用于向移位寄存器7供应开始和结束脉冲"st"和"end" 的緩冲器电路23仅需要驱动移位寄存器7的寄存器阶SR。
因此，緩冲器电路21不可避免地尺寸上大于緩冲器电路23。 这有助于减少图7 (图9)所示的移位寄存器7的功耗。但是，在前一阶 处提供的緩冲器电路21消耗大的功率。另外，如先前描述的，时钟信号"Ck"必须驱动沿着水平线排列的所有像素。因此，沿着水平线排列的像素越多或每个像素的负荷越大，则緩冲器电路21越大，且功筹毛越大。
由于这个原因，本发明人提出一种使用单一沟道型薄膜晶体管在绝缘基底上形成的緩冲器电路(半导体设备)。所述缓冲器电路具有输出阶，其包括在第一和第二电源之间串联连接的第一和第二薄膜晶体管。通过两个信号、即适用于控制所述第一薄膜晶体管的置位信号和适用于控制所述第二薄膜晶体管的复位信号的输入定时，以互补的方式将所述输出阶的输出端电势切换到所述第一或第二电源的电势。
在该电路配置的情况下，第一和第二薄膜晶体管以互补的方式操作。这
防止了任何贯通电流(through current)流入输出阶，由此有助于减少功耗。
另外，置位(set)信号和复位(reset)信号分别控制第一和第二薄膜晶体管。也就是，这些信号被输送到各个晶体管的控制端。这保证了在电路控制和输出之间的分离。
因此，即使大负载被连接到緩冲器电路，也可以仅通过增加第一和第二薄膜晶体管的驱动能力来驱动该负载。因此，将不会不利地影响控制信号(置位信号和复位信号)的输出源。自然地，该第一和第二薄膜晶体管以互补的方式操作。这使得即使在所使用的薄膜晶体管每个具有高驱动能力的情况下也防止功耗增加。
应该注意，应该优选地通过由于所述输出端电势的改变而导致的栅极电势的自举来供应所述第一或第二薄膜晶体管的导通电势。可以通过利用自举动作来实现置位信号和复位信号的减少的电压。
例如，在置位信号和复位信号的幅度上的显著减少进一步提供了这些信号的输出源的减少的功耗。另外，例如，可以通过使用第一或第二电源的电势作为置位信号和复位信号的驱动电势来减少整体上系统所需的电源数量。
另一方面，緩沖器电路应该优选地包括下述的第一和第二输入阶，并使用在各个输出端处的电势作为输出阶的置位信号和复位信号。
(a) 第一输入阶，通过所述置位信号和复位信号的输入定时以互补的方式切换该第 一输入阶的输出端电势。
(b) 第二输入阶，通过所述置位信号和复位信号的输入定时以互补的方式切换该第二输入阶的输出端电势，且该第二输入阶的输
12出端电势以与所述第 一输入阶的输出端电势相反的相位改变。 该电路配置允许即使在没有显著电平的置位或复位信号被供应给第一或
第二输入阶的时间段期间第 一和第二晶体管的控制端也保持被供电。第 一和
第二晶体管构成输出阶。
这允许了緩沖器电路连接到电流消耗型负载。其原因在于，即使由于电
流输出而在第一或第二薄膜晶体管中出现漏电流，也可以连续地保持控制端
的电势。
应该注意，所述第一和第二输入阶的每个应该优选地包括第三和第四薄 膜晶体管。所述第三薄膜晶体管被连接到所述第一或第二电源。所述第四薄 膜晶体管被串联连接到所述第三薄膜晶体管。所迷第四薄膜晶体管的另一端 被连接到第三电源。该配置提供了取决于第三电源的设置的输入阶的减少的 功耗。
另外，所述第一和第二输入阶的每个应该优选地包括第三和第四薄膜晶 体管。所述第三薄膜晶体管是二极管连接型的晶体管。所述第四薄膜晶体管 被串联连接到所述第三薄膜晶体管。所述第四薄膜晶体管的另 一端被连接到 第一或第二电源。该配置由于少量的电源配线而提供緩冲器电路的减少的布
局(layout)面积。
应该注意，所述置位信号和复位信号应该优选地从其相关的移位寄存器 供应。也就是，可以通过在移位寄存器的输出阶侧上提供緩冲器电路来实现 对移位寄存器的时钟供应源的减少的功耗。
但是，所述置位信号和复位信号之一可以从移位寄存器供应，且另一个 AU永冲源供应。
应该注意，所述緩沖器电路的输出端电势应该优选地被用于控制自发光 显示面板的发光，以便在所述置位信号和复位信号之间的输入时间差匹配显 示面板的发光时间长度。
在该情况下，所述緩冲器电路的输出端电势应该优选地被用于控制显示 面板的采样定时。
另外，所述緩冲器电路的输出端电势应该优选地被用于控制显示面板的 电流供应线。
另外，该緩冲器电路(半导体设备)应该优选地被并入到构成显示面板 的驱动电路中的至少 一 些。另外，该显示面板应该优选地被并入到电子器件中。该电子器件包括显示面板模块、适用于整体上控制系统的操作的系统控制部分、和适用于接受对系统控制部分的操作输入的操作输入部分。
使用上述緩冲器电路(半导体设备)提供了可以在涉及大输出或电流负载的应用中使用的单一沟道型半导体设备。


图1是图示有机EL面板的系统配置的例子的图2是子像素的等效电路图(NMOS型)；
图3是子像素的等效电路图(NMOS型)；
图4A到4C是用于描述子像素驱动定时的图5A到5F是图示与图2相关的驱动波形的图6A到6E是图示与图3相关的驱动波形的图7是图示移位寄存器(扫描器)的电路例子的图8A到8I是图示移位寄存器(扫描器)的驱动波形的图(NMOS型);
图9是用于描述具有自举能力的寄存器阶的内部电路的例子的图IOA到IOF是用于描述使用自举动作的寄存器阶的输入和输出操作的
图IIA到lll是用于描述在输入时钟脉冲的形状和移位寄存器的脉冲移位之间的关系的图12A到12F是用于描述使用自举动作的寄存器阶的输入和输出操作的
图13A到13I是用于描述在输入时钟脉冲的形状和移位寄存器的脉冲移位之间的关系的图14A到14F是用于描述使用自举动作的寄存器阶的输入和输出操作的
图15是用于描述当使用现有驱动电路时面板的结构的图；图16是图示根据实施例的有机EL面板的系统配置例子的图；图17是用于描述当使用在说明书中提出的緩冲器电路作为驱动电路时面板的结构的图18是图示控制线驱动部分的电路配置的图；图19A到191是图示根据实施例的控制线驱动部分的驱动波形的图 (丽OS型)；
图20是图示緩冲器电路的实施例的图21A到21C是图示图20所示的緩冲器电路的驱动波形的图； 图22是图示緩冲器电路的另一实施例的图； 图23A到23D是图示图22所示的緩沖器电路的驱动波形的图； 图24是图示緩冲器电路的再一实施例的图； 图25A到25D是图示图24所示的緩冲器电路的驱动波形的图； 图26是图示缓冲器电路的再一实施例(并联排列)的图； 图27是图示緩冲器电路的再一实施例(串行排列)的图； 图28是图示緩冲器电路的再一实施例(混合排列)的图； 图29是图示緩沖器电路的再一实施例(混合排列)的图； 图30是图示緩冲器电路的再一实施例(混合排列)的图； 图31是图示緩冲器电路的再一实施例(混合排列)的图； 图32是图示緩沖器电路的再一实施例(混合排列)的图； 图33是图示緩冲器电路的再一实施例(混合排列)的图； 图34是图示缓冲器电路的再一实施例(混合排列)的图； 图35是图示緩沖器电路的再一实施例(混合排列)的图； 图36是图示緩沖器电路的再一实施例(混合排列)的图； 图37是图示緩冲器电路的再一实施例(混合排列)的图； 图38A到38C是用于描述如何将功率供应到输出阶的图； 图39是图示緩冲器电路的再一实施例的图； 图40A到40E是图示图39所示的緩冲器电路的驱动波形的图； 图41是图示緩冲器电路的再一实施例的图； 图42A到42H是图示图41所示的緩冲器电路的驱动波形的图； 图43是图示緩冲器电路的再一实施例的图； 图44A到44H是图示图43所示的緩冲器电路的驱动波形的图； 图45是图示緩冲器电路的再一实施例的图； 图46A到46H是图示图45所示的緩冲器电路的驱动波形的图； ，图47是图示緩冲器电路的再一实施例的图； 图48是图示缓冲器电路的再一实施例的图；图49是图示緩沖器电路的再一实施例的图50是图示緩冲器电路的再一实施例的图51是图示緩冲器电路的再一实施例的图52A到52I是图示图51所示的缓冲器电路的驱动波形的图53A到53B是图示驱动有机EL面板的例子的图54A到54B是图示扫描器结构的例子的图55A1到55B6是图示图54A和54B所示的扫描器的每个的驱动波形的图56是图示控制线驱动部分的电路配置的图57A到57I是图示图56所示的控制线驱动部分的驱动脉冲的例子的
图58是图示缓冲器电路的具体例子的图59是图示使用图58所示的緩冲器电路的控制线驱动部分的系统例子
的图60A到60S是图示图59所示的控制线驱动部分的驱动脉冲的图；图61是图示使用图58所示的緩冲器电路的控制线驱动部分的另一系统例子的图62A到62P是图示图61所述的控制线驱动部分的驱动脉冲的图63是图示显示面板的外形配置的例子的图64是图示电子器件的产品例子的图65是图示电子器件的产品例子的图66A和66B是图示电子器件的产品例子的图67是图示电子器件的产品例子的图68A和68B是图示电子器件的产品例子的图；以及
图69是图示电子器件的产品例子的图。
具体实施例方式
下面将描述如下情况其中，由本说明书提出的发明被应用于有源矩阵驱动的显示面板的驱动电路。
应该注意，在附图中未示出或在本说明书中未描述的细节使用所属技术领域的公知或常识技术。
16还应该注意，以下描述的实施例仅是本发明的优选实施例，且本发明不 局限于此。
(A) 显示面板的系统配置
将参考以下实施例来描述有机EL面板。图16图示了根据实施例的有机 EL面板的系统配置例子。应该注意，在图16中，与图1中所示的那些相同 的组件用相同的附图标记表示。
根据该实施例的有机EL面板31包括在面板基底上的，像素阵列部分 3和信号线驱动部分5以及第一控制线驱动部分33和第二控制线驱动部分 35。
也就是，根据实施例的緩冲器电路被并入第一和第二控制线驱动部分33 和35。该第一和第二控制线驱动部分33和35垂直地移位驱动脉冲。
在此，每个控制线驱动部分包括移位寄存器和缓冲器电路，如图17所示。 该移位寄存器基于时钟信号来移位脉冲信号。緩冲器电路基于时钟信号来驱 动控制线。
如稍后描述的，根据该实施例的緩冲器电路使用移位寄存器输出作为其 置位和复位的信号。也就是，移位寄存器的输出脉冲仅需要能够驱动緩沖器 电路。
因此，适用于供应在移位寄存器的前一阶处提供的时钟信号的緩冲器电 路21仅需要具有与适用于供应开始脉冲"st"和结束脉冲"end"的緩冲器电 路23的类似的驱动能力。
应该注意，在本实施例中，术语"置位信号"指的是适用于供应緩冲器 电路的输出脉冲改变到置位电势的定时的信号。
另一方面，术语"复位信号"指的是适用于供应緩冲器电路的输出脉冲 改变到复位电势的定时的信号。
(B) 控制线驱动部分的配置(NMOS型)
图18图示了仅包括NMOS薄膜晶体管的控制线驱动部分的配置例子。 图18所示的控制线驱动部分包括移位寄存器41、移位寄存器43和緩冲 器电路45。移位寄存器41移位置位信号。该移位寄存器43移位复位信号。 緩冲器电路45每个基于来自寄存器阶的置位信号和复位信号以互补的方式 操作。
应该注意，每个緩冲器电路45当输入置位信号时输出高电平(置位电势)，且当输入复位信号时输出低电平(复位电势)。
图19A到191图示控制线驱动部分的驱动波形。应该注意，图19A到19C图示适用于移位置位信号的移位寄存器41的输出脉冲"scanl"。图19D到19F图示适用于移位复位信号的移位寄存器43的输出脉沖"scan2"。图19G到191图示緩冲器电路45的输出脉冲"out"。
如图19G到191所示，緩冲器电路45的输出脉冲"out"的宽度匹配在被输入到緩冲器电路45的置位信号和复位信号之间的输入时间差。因此，可以通过控制移位置位信号和复位信号的间隔，来如期望地设置緩冲器电路的输出脉冲"out"的宽度。以下将描述缓冲器电路45的优选实施例。(B-l )实施例1
图20图示了緩冲器电路45的第一实施例。图21A到21C图示了相关的驱动波形。
图20所示的缓冲器电路45包括在第一电源VDD1和第二电源VSS之间串联连接的NMOS薄膜晶体管N21和N22。应该注意，薄膜晶体管N21和N22的连接中点用作输出节点OUT。
顺带提及，置位信号(INs)的幅度由两个值给出，即VSS和VDD2。另一方面，复位信号(INr)的幅度由两个值给出，即VSS和VDD3。
在此，如果满足两个条件 VDD2-VDDl>Vth(N21)和VDD3-VSS>Vth(N22),则緩冲器电路45用作互补输出緩冲器。也就是，如图21C所示，第一电源VDD1或第二电源VSS出现在緩冲器电路45的输出节点OUT。
应该注意，如图21A和21B所示，两个薄膜晶体管N21和N22决不同时导通。因此，将不流过贯通电流。也就是，该配置提供能够以与CMOS緩冲器电路相同的方式操作的低功率单一沟道型緩冲器电路。
顺带提及，需要至少四个电源，即VDD1、 VDD2、 VDD3和VSS来操作图20所示的緩冲器电路45。
但是，应该注意，通过将复位信号的高电势VDD3设置为置位信号的高电势VDD2或设置为第一电势VDD1 ，可以将操作緩冲器电路45所需的电源的数量减少到三个。这将并入到有机EL面板中的电源的数量从四个减少到三个，由此提供了减少的布局面积。(B-2)实施例2
图22图示了緩冲器电路45的第二实施例。图23A到23D图示了相关驱 动波形。
图22所示的緩冲器电路45具有如下输出阶除了图22所示的电路45 由于自举动作而提供减少的电源数量以夕卜，其被配置得与根据第一实施例(图
20)的緩冲器电路的相同。
应该注意，薄膜晶体管N21的栅极电容器被用作自举电容器。图22所 示的电容器Cb21是用于自举动作的辅助电容器。也就是，电容器Cb21仅需 要在需要时提供，且不是绝对必要的。
另夕卜，在图22的情况下，薄膜晶体管N23被提供在置位信号INs的输入 端与薄膜晶体管N21之间。薄膜晶体管N23的栅极电极被连接到第一电源 VDD1。该薄膜晶体管N23的主电极之一被连接到置位信号INs的输入端， 且另一主电极被连接到薄膜晶体管N21的栅极电极。
在此，提供薄膜晶体管N23以通过其切断动作来断开节点A与置位信号 INs。同一晶体管N23被用于在图23C所示的自举动作期间吸收节点A与置 位信号INs之间的电势差。
当置位信号INs升高到高电平时，薄膜晶体管N21的栅极电容器和电容 器Cb21被充电。同时，薄膜晶体管N21导通。因此，输出节点OUT的电势 开始升高。此时，节点A的电势由于自举动作而升高。因此，第一电源VDD1 出现在输出节点OUT处。
应该注意，在图22的情况下，置位信号(INs)的幅度由两个值给出， 即VSS和VDD1。另一方面，复位信号(INr)的幅度由两个值给出，即VSS 和VDD3。
在此，如果满足两个条件Vb-VDDl〉Vth(N21)和VDD3-VSS>Vth(N22), 则緩冲器电路45用作互补输出緩冲器。顺带提及，Vb在自举期间是节点A 的电势。
如果满足在电势上的这些关系，则第一电势VDD1或第二电势VSS出现 在緩沖器电路45的输出节点OUT处，如图23D所示。
应该注意，如图23A和23B所示，两个薄膜晶体管N21和N22决不同 时导通。因此，将不流过贯通电流。也就是，该配置提供能够以与CMOS緩 冲器电路相同的方式操作的低功率单一沟道型緩冲器电路。顺带提及，需要至少三个电源，即VDD1、 VDD3和VSS来操作图22所示的緩冲器电路45。在该情况下，实施例2需要比实施例1更少的电源。
但是,应该注意，通过将复位信号的高电势VDD3设置为第 一 电势VDD1,可以将操作缓冲器电路45所需的电源的数量减少到两个。这将并入到有机EL面板中的电源的数量从三个减少到两个。
(B-3 )实施例3
图24图示了緩冲器电路45的第三实施例。图25A到25D图示了相关的驱动波形。
除了薄膜晶体管N23的栅极电极被连接到电源VDD2 (其中VDD2<VDD1下)以外，图24所示的缓冲器电路45被配置得与根据第二实施例(图22)的緩冲器电路相同。另外，两个緩冲器电路相同之处在于，输出阶由于自举动作而以互补的方式操作。另外自举动作所需的条件也是相同的。
通过将低于第一电源VDD1的电源VDD2连接到薄膜晶体管N23的栅极电极，可以将置位信号INs的最大电势从VDD1减少到VDD2。例如，即使VDD1由于其与负荷的关系为10V, VDD2也仅为3V。
这意味着电平移位发生在输出阶中。因此，适用于以低幅度来移位信号的移位寄存器可以被用作适用于移位置位信号的移位寄存器41或适用于移位复位信号的移位寄存器43。这作为整体进一步给系统提供减少的功耗。
顺带提及，需要至少四个电源，即VDD1、 VDD2、 VDD3和VSS来操作图24所示的緩冲器电路45。
因此，通过将置位信号的高电势VDD2和复位信号的高电源VDD3设置为彼此相等或将复位信号的高电源VDD3和第一电源VDD1设置为彼此相等，操作緩冲器电路45所需的电源的数量可以被减少到三个。这将并入到有机EL面板中的电源的数量从四个减少到三个。(B-4)实施例4
以复合的方式组合上述三个实施例来提供能够以各种方式进行定时控制的緩冲器电路。
(a)并联排列(未被自举)
图26图示了其中根据实施例1的两个緩沖器电路被并联连接的电路例
20用于接收置位信号的薄膜晶体管N211和N212被 并联连接，且适用于接收复位信号的薄膜晶体管N221和N222被并联连接。 该电路配置提供如下緩冲器电路其中，当置位信号中的任何一个升高到高 电平时输出脉沖升高到高电平，且当复位信号中的任何一个升高到高电平时 输出脉沖降低到低电平。
(b)串联排列(未被自举)
图27图示了其中根据实施例1的两个緩冲器电路被串联连接的电路例 子。在图27的情况下，适用于接收置位信号的薄膜晶体管N211和N212被 串联连接，且适用于接收复位信号的薄膜晶体管N221和N222被串联连接。 该电路配置提供如下緩冲器电路其中，仅当置位信号两者同时都升高到高 电平时输出脉沖升高到高电平，且仅当复位信号两者同时都升高到高电平时 输出脉冲降低到低电平。
(c )混合排列(未被自举)
图28和29图示了其中组合在章节(a)中描述的并联排列和在章节(b) 中描述的串联排列的混合排列的电路例子。
在图28的情况下，适用于接收置位信号的薄膜晶体管N211和N212被 串联连接，且适用于接收复位信号的薄膜晶体管N221和N222被并联连接。 该电路配置提供如下緩冲器电路其中，仅当置位信号两者同时都升高到高 电平时输出脉冲升高到高电平，且当复位信号中的任何一个升高到高电平时 输出脉冲降低到低电平。
另一方面，在图29的情况下，适用于接收置位信号的薄膜晶体管N211 和N212被并联连接，且适用于接收复位信号的薄膜晶体管N221和N222被 串联连接。该电路配置提供如下緩冲器电路其中，当置位信号中的任何一 个升高到高电平时输出脉冲升高到高电平，且仅当复位信号两者同时都升高 到高电平时输出脉沖降低到低电平。 (d)并联排列(被自举)
图30图示了其中根据实施例2的两个緩冲器电路被并联连接的电路例 子。在图30的情况下，适用于接收置位信号的薄膜晶体管N211和N212被 并联连接，且适用于接收复位信号的薄膜晶体管N221和N222被并联连接。 该电路配置提供如下緩沖器电路其中，当置位信号中的任何一个升高到高 电平时输出脉冲升高到高电平，且当复位信号中的任何 一 个升高到高电平时输出脉冲降低到低电平。
(e) 串联排列(被自举)
图31图示了其中根据实施例2的两个緩冲器电路被串联连接的电路例子。在图31的情况下，适用于接收置位信号的薄膜晶体管N211和N212被串联连接，且适用于接收复位信号的薄膜晶体管N221和N222被串联连接。该电路配置提供如下缓冲器电路其中，仅当置位信号两者同时都升高到高电平时输出脉冲升高到高电平，且仅当复位信号两者同时都升高到高电平时输出脉沖降低到低电平。
(f) 混合排列(被自举)
图32和33图示了其中组合在章节(d)中描述的串联排列和在章节(e)中描述的并联排列的混合排列的电路例子。
在图32的情况下，适用于接收置位信号的薄膜晶体管N211和N212被串联连接，且适用于接收复位信号的薄膜晶体管N221和N222被并联连接。该电路配置提供如下緩冲器电路其中，仅当置位信号两者同时都升高到高电平时输出脉沖升高到高电平，且当复位信号中的任何一个升高到高电平时输出脉冲降低到低电平。
另一方面，在图33的情况下，适用于接收置位信号的薄膜晶体管N211和N212被并联连接，且适用于接收复位信号的薄膜晶体管N221和N222被串联连接。
该电路配置提供如下緩冲器电路其中，当置位信号中的任何一个升高到高电平时输出脉冲升高到高电平，且仅当复位信号两者同时都升高到高电平时输出脉冲降低到低电平。
(g) 并联排列(被自举)
图34图示了其中根据实施例3的两个緩冲器电路被并联连接的电路例子。在图34的情况下，适用于接收置位信号的薄膜晶体管N211和N212被并联连接，且适用于接收复位信号的薄膜晶体管N221和N222被并联连接。该电路配置提供如下具有电平移位能力的緩冲器电路其中，当置位信号中的任何一个升高到高电平时输出脉冲升高到高电平，且当复位信号中的任何一个升高到高电平时输出脉冲降低到低电平。
(h) 串联排列(被自举)
图35图示了其中根据实施例3的两个緩冲器电路被串联连接的电路例子。在图35的情况下，适用于接收置位信号的薄膜晶体管N211和N212被 串联连接，且适用于接收复位信号的薄膜晶体管N221和N222被串联连接。 该电路配置提供如下具有电平移位能力的緩冲器电路其中，仅当置位信号 两者同时都升高到高电平时输出脉沖升高到高电平，且仅当复位信号两者同 时都升高到高电平时输出脉冲降低到低电平。 (i)混合排列(被自举)
图36和37图示了其中组合在章节(g)中描述的串联排列和在章节(h) 中描述的并联排列的混合排列的电路例子。
在图36的情况下，适用于接收置位信号的薄膜晶体管N211和N212被 串联连接，且适用于接收复位信号的薄膜晶体管N221和N222被并联连接。 该电路配置提供如下具有电平移位能力的緩冲器电路其中，仅当置位信号 两者同时都升高到高电平时输出脉冲升高到高电平，且当复位信号中的任何 一个升高到高电平时输出脉冲降低到低电平。
另一方面，在图37的情况下，适用于接收置位信号的薄膜晶体管N211 和N212被并联连接，且适用于接收复位信号的薄膜晶体管N221和N222被 串联连接。
该电路配置提供如下具有电平移位能力的緩冲器电路其中，当置位信 号中的任何一个升高到高电平时输出脉冲升高到高电平，且仅当复位信号两 者同时都升高到高电平时输出脉冲降低到低电平。 (B-5 )实施例5
如上所述，在实施例1 (图20)中描述的緩冲器电路可以以各种方式修 改，且可用于各种应用。
但是，应该注意，在实施例1到4中描述的緩冲器电路在它们的应用中 受到限制。以下描迷了它们的限制的原因和不受这种限制的緩冲器电路的实 施例。
如图38所示，在实施例1到4中描述的緩冲器电路中，仅当输入置位或 复位的一个信号或多个信号时，输出节点被供应了电源VDD1或VSS。在其 他时间段期间，输出节点不被供应任何功率。因此，使得输出节点浮置。
自然地，即使该输出节点浮置，当电压控制的负荷被连接到输出节点时 緩沖器电路也适当地运作。
例如，当具有图2所示的结构的子像素11的写控制线WSL或发光控制
23线LSL被连接到输出节点时，可以使用具有在实施例l到4中示出的緩冲器
电路之一的控制线驱动部分。
但是，当输出节点被连接到电流消耗型负载时，如果在输出节点浮置时 电流输出继续，则可能不维持所需的电压。这导致了减少的电势。
另一方面，如果在尺寸上增加薄膜晶体管N21和N22来向緩冲器电路提 供更大的驱动能力，则要由置位信号和复位信号驱动的容量负荷将增加。这 对适用于输出置位信号和复位信号的前一阶的电路(在该实施例中的移位寄 存器)施加了较大的负担。
从这些观点，将在以下实施例中图示的緩冲器电路能够连续供应电流， 但仅对前一 阶的电路施加很少的负担。
图39图示了緩沖器电路45的第五实施例。图40A到40E图示了相关的 驱动波形。
在图39中示出的緩冲器电路45包括在根据实施例1的缓冲器电路的前 一阶(输出阶)处的两个输入阶，第一和第二输入阶。第一输入阶控制第一 节点A的电势。第二输入阶控制节点B的电势。
第一和第二输入阶配置基本与输出阶(薄膜晶体管N21和N22)相同。
也就是，第一输入阶包括在第三和第二电源VDD2和VSS之间串联连接 的NMOS薄膜晶体管N24和N25。应该注意，第一输入阶的输出节点被连接 到构成输出阶的薄膜晶体管N21的栅极电极。
顺带提及，置位信号被输入到薄膜晶体管N24的栅极电极，且复位信号 被输入到薄膜晶体管N25的栅极电极。
因此，构成第一输入阶的薄膜晶体管N24和N25通过满足稍后描述的电 压关系的置位信号和复位信号输入来以互补的方式操作。
另 一方面，第二输入阶包括在第三和第二电源VDD2和VSS之间串联连 接的NMOS薄膜晶体管N26和N27。应该注意，第二输入阶的输出节点被连 接到构成输出阶的薄膜晶体管N22的栅极电极。
顺带提及，复位信号被输入到薄膜晶体管N26的栅极电极，且置位信号 被输入到薄膜晶体管N27的栅极电极。
因此，构成第二输入阶的薄膜晶体管N26和N27通过满足稍后描述的电 压关系的置位信号和复位信号输入来以互补的方式操作。
顺带提及，在第一和第二输入阶之间置位信号和复位信号输入反转。也就是，以十字方式(criss-crossedfashion)排列置位信号和复位信号输入。因此， 第 一输入阶的输出脉冲仅在从置位信号升高到高电平时到复位信号升高到高 电平时的时间段期间处于高电平。该输出脉沖在其他时间段期间处于低电平 (图40A到40C)。另一方面，第二输入阶的输出脉冲在从置位信号升高到高 电平时到复位信号升高到高电平时的时间段期间处于低电平。该输出脉冲在 其他时间段期间处于高电平(图40A、 40B和40D )。
应该注意，第 一和第二输入阶的输出节点的每个在除了置位或复位信号 处于高电平时以外的时间段期间是浮置的。但是，输出节点每个被连接到构 成输出阶的薄膜晶体管的栅极电极。因此，不可能有电流流出。因此，节点 A和B可以在电势上维持恒定，包括当节点浮置时(图40C和40D)。
因此，即使输出阶的输出节点OUT被连接到电流消耗型负载，第一电源 VDD1也可以被连续供应到该输出节点OUT,由此防止电势减少。
应该注意，仅当满足以下给定的条件时该操作才可能。
顺带提及，置位信号(INs)的幅度由两个值给出，即VSS和VDD3，以 及复位信号(INr)的幅度由两个值给出，即VSS和VDD3。
在该情况下，如果满足三个条件 VDD2-VDDl>Vth(N21)和 VDD3-VDD2〉Vth(N24)和VDD3-VDD2>Vth(N26)，则第一或第二电源VDD1 或VSS以互补的方式输出到根据本实施例的緩冲器电路45的输出节点OUT。
自然地，构成该緩沖器电路的薄膜晶体管都是NMOS晶体管，由此提供 单一沟道型输出緩冲器。
另一方面，在根据本实施例的緩冲器电路45中，即使在置位信号和复位 信号处于低电平的时间段期间，输出阶仍然被供电。因此，即使电流消耗型 负载(例如，用于具有图3所示的结构的子像素11的发光控制线LSL)被连 接到输出节点，也可以使用具有根据本实施例的緩冲器电路的控制线驱动部 分。
应该注意，如果必须驱动大负载，如当许多像素被连接到发光控制线LSL 时，则必须在尺寸上增加构成输出阶的薄膜晶体管N21和N22来给这些晶体 管提供更大的驱动能力。但是，即使在该情况下，置位信号和复位信号仅需 要能够驱动构成第一和笫二输入阶的两对薄膜晶体管。因此，不考虑构成输 出阶的薄膜晶体管的增加的尺寸，置位信号和复位信号不需要增加它们的驱 动能力。这减少了包括前一阶电路(例如，移位寄存器)的系统整体上的尺
25寸，并保证了较低的功耗。 (B-6 )实施例6
图41图示了緩冲器电路45的第六实施例。图42A到42H图示了相关驱
动波形。
在图41所示的缓沖器电路中，第一和第二输入阶和输出阶被自举。自举 动作的电路配置与实施例2中的一样。因此，将省略其详细描述。
应该注意，在图41的情况下，使用薄膜晶体管N21、 N24和N26的电容 器作为自举电容器。图41图示了如下情况其中，电容器Cb31、 Cb32和
Cb33被连接以辅助栅极电容器。应该注意，仅在必要时才需要连接这些电容 哭
如o
实施例6不同于实施例5的地方在于，在第一和第二电源VDD1和VSS 之间形成构成第一和第二输入阶和输出阶的串联电路。
因此，置位信号(INs)和复位信号(INr)的幅度由两个值给出，即VSS 和VDD1。
在该情况下，如果满足三个条件 Vba-VDDl>Vth(N21)和 Vbd-VDDl〉Vth(N24)和Vbe-VDDl>Vth(N26)，则第一或第二电源VDD1或 VSS以互补的方式输出到根据本实施例的緩冲器电路45的输出节点OUT。 应该注意，附图标记Vba表示在节点A处的自举电势(图42F)，附图标记 Vbd表示在节点D处的自举电势(图42C ),附图标记Vbe表示在节点E处 的自举电势(图42D)。
只要满足上述三个条件，緩冲器电路45就仅基于两个电源适当地操作。 也就是，緩沖器电路45可以以互补的方式向输出节点OUT输出第一和第二 电源VDD1和VSS。
应该注意，虽然未在图41中示出，但优选地在必要时应该针对节点B和 节点C提供保持电容器。 (B-7)实施例7
图43图示了緩冲器电路45的第七实施例。图44A到44H图示了相关的 驱动波形。
图43中所示的緩沖器电路与根据实施例6的相似之处在于，在根据本实 施例的电路中自举第一和第二输入阶和输出阶。两个实施例不同之处在于， 本实施例具有与实施例3 —样的电平移位能力。电路中，在电压上低于第一电源VDD1
的电源VDD2被连接到薄膜晶体管N32和N33的栅极电极。例如，即使第一
电源VDD1是10V,则使用3V作为VDD2。
这将置位信号和复位信号所需的幅度从VDD1-VSS降低到VDD2-VSS。 这使得能够使用能够以低幅度来移位信号的移位寄存器作为适用于移位
置位信号的移位寄存器41和适用于移位复位信号的移位寄存器43。这进一
步给作为整体的系统提供减少的功耗。
应该注意，节点B、 D和E所需的自举电势与在实施例6中的相同。 (B-8)实施例8
图45图示了緩冲器电路45的第八实施例。图46A到46H图示了相关的 驱动波形。
图45所示的缓沖器电路与根据实施例7的相似之处在于根据本实施例的 电路具有自举和电平移位能力。
该两个实施例不同之处在于，本实施例仅在最后的输出阶(薄膜晶体管 N21和N22)处进行电平移位，以及功率从第三电源VDD2 (<VDD1 )被供 应给薄膜晶体管N31的栅极电极，且被供应给第一和第二输入阶。
这将第一阶的输出幅度从VDD1-VSS减少到VDD2-VSS。例如，如果第 一电源VDD1是10V,则第二电源VSS是OV，且第三电源VDD2是3V，除 了最后阶以外的阶的幅度可以从IOV减少到3V。
这提供了与实施例7相比的缓冲器电路的减少的功耗。
应该注意，实施例7 (图43)必须满足以下示出的条件以便该緩冲器电 路适当地操作。
Vba-VDDl〉Vth(N21)和Vbd-VDDl〉Vth(N24)和Vbe-VDDl〉Vth(N26) 另一方面，实施例8 (图45)必须满足以下示出的条件。 Vba-VDDl〉Vth(N21)和Vbd-VDD2〉Vth(N24)和Vbe-VDD2>Vth(N26) VDD2-VSS>Vth(N22), VDD2-VSS〉Vth(N25)和VDD2-VSS>Vth(N27)
顺带提及，附图标记Vba表示在节点A处的自举电势(图46F)，附图标 记Vbd表示在节点D处的自举电势(图46C),附图标记Vbe表示在节点E 处的自举电势(图46D)。 (B-9)实施例9
图47图示了緩冲器电路45的第九实施例。在上述实施例6到8中，第
27一和第二输入阶和输出阶都被自举以保证高的操作可靠性。 但是，可替换地，可以仅自举一些阶。
顺带提及，图47图示了其中仅自举最后的输出阶的情况。这提供更少数
量的元件和减少的布局面积。但是，在封装(package)期间，考虑各个薄膜晶 体管的操作余量(margin)和尺寸来选择最佳的电路配置。
在该电路例子的情况下，在除了自举动作期间以外的时间的节点A的高 电平电势被给定为VDD2-Vth (N24 )。但是，应该注意，如果由自举动作推 升的节点A电势Vba比第二电源VDD2大了阈值电压Vth (N21 )或更多， 则可以在输出节点OUT显现VDD2输出电势。 (B-10)实施例10
图48图示了緩沖器电路的第十实施例。图48所示的緩冲器电路45对应 于如下电路例子其中，电平移位(levelshift)能力被添加到根据实施例9的緩 冲器电路45。
因此，VDD2-VSS被供应到第一和第二输入阶，且VDD1-VSS被供应到
输出阶。
而且，在该电路例子的情况下，在除了自举动作以外的时间的节点A的 高电平电势被给定为VDD2-Vth (N24 )。但是，应该注意，如果由自举动作 推升的节点A电势Vba比第一电源VDD1大了阈值电压Vth (N21 )或更多， 则可以在输出节点OUT显现VDD1输出电势。 (B-ll )实施例11
图49图示了緩冲器电路的第十一个实施例。
图49所示的緩沖器电路45是适用于提供与根据实施例IO的緩沖器电路 45相比减少的布局面积的优选电路例子。更具体地，分别处于第一和第二输 入阶的高电势侧的薄膜晶体管N24和N26被进行二极管型连接。该配置提供 用于供应第三电源VDD2的减少的配线布局。 (B-12)实施例12
图50图示了緩冲器电路的第十二个实施例。图50所示的緩沖器电路45 对应于如下配置例子其中，根据实施例5的緩冲器电路45的第一和第二输 入阶被并联连4妄。
如上所述，并联、串联和混合排列中的一种可以被用于适用于向输出阶 处的控制节点连续供电的緩沖器电路，如上所述的实施例4那样。(B-13)实施例13
图51图示了緩冲器电路的第十三实施例。图52A到52I图示了相关的驱 动波形。在上述实施例5到12中，出现在输出节点OUT处的波形被局限于 矩形波形。但是，必须取决于应用来调制输出脉冲波形。
为了这种应用，仅需要在其中输出阶电源与输入阶电源分离的如实施例 5 (图39)、 8 (图45)、 10 (图48)和l2 (图50)的电路配置中，用第一电 源VDD1来替换脉沖的电源Vpulse。
在图52A到521的情况下，脉冲的电源Vpulse的幅度被给定为 VDD1-VSS。另夕卜，脉冲的电源Vpulse的前沿和后沿的上升和下降速率(过 渡，transient)和脉冲长度被调整以适应输出脉沖所需的波形。
在该情况下，如图52G所示，与脉冲的电源Vpulse (图52F )的前沿同 时自举緩冲器电路45。
因此，如图52I所示，从脉冲的电源Vpulse提取的波形在置位信号和复 位信号的后沿之间的时间段期间出现在输出节点OUT作为输出脉冲。
虽然，在上述实施例中，描述了仅包括NMOS薄膜晶体管的缓冲器电路， 但不用说，这些实施例还可用于仅包括PMOS薄膜晶体管的緩冲器电路。 (C)具体例子
如上所述，所提出的緩冲器电路可用于各种应用。
在此，以有机EL面板作为例子来描述显示面板所需的具体驱动技术。
当今的显示面板必须提供更高的分辨率且可旋转到人脸方向。响应于这 些需求，在每个水平扫描时段中可以分配的处理时间趋于变短，由此使得难 以在一个水平扫描时段内完成所有必须的操作。
图53A和53B图示了如下驱动例子其中，每场时段中多次(在该情况 下三次)进行阈值校正操作。应该注意，图53A和53B图示了当子像素11 仅包括NMOS薄膜晶体管时的波形的例子。
例如，总共四个控制脉冲必须在三个水平扫描时段期间被供应到写控制 线WSL (图53A )。
另外，控制脉冲必须在一场时段除了不发光时段以外的期间被供应到发 光控制线LSL,以便子像素11每场时段多次发光和熄灭(图53B )。
应该注意，可以通过调整每场时段的总发光时段长度(各个发光时段的 长度总和)来控制显示屏幕的峰值亮度。另外，可以通过控制在发光这不发光时段长度之间的比例和两个时段出 现的定时来调整运动图像响应和闪烁特性。这些特性还受显示面板的固有特 性和被显示的内容的属性的影响。由于这个原因，必须能够个别地
(individually)调整控制脉冲的输出宽度和定时。
在以下给出的描述中，将描述必须满足这些需求的控制线驱动部分的具 体配置。
首先，图54A和54B图示了适用于供应置位信号和复位信号的扫描器的 配置例子。图55A1到55B6图示了相关的驱动例子。应该注意，图55A1到 55B6假设，目标(destination)电路仅包括NMOS薄膜晶体管。因此，如果 目标电路仅包括PMOS薄膜晶体管，则极性相反。
图54A图示了扫描器的典型配置例子。该扫描器使用两个移位时钟CKla 和CK2a。
该移位时钟CKla是例如仅在奇数水平扫描时段中升高到高电平的控制 脉冲，如图55A1所示。相反，移位时钟CK2a是例如仅在偶数水平扫描时段 中升高到高电平的控制脉冲，如图55A2所示。
在该配置的情况下，每个水平扫描时段，扫描器将脉冲移位到下一阶。 但是，当我们关注输出端(寄存器阶SR)之一时，可以仅在每隔一个水平扫 描时段输出控制脉冲，如图55A3到55A6所示。
因此，当在多个水平扫描时段中控制脉冲必须连续供应给单条控制线时 不可以使用图54A所示的扫描器。
因此，提供如图54B所示配置的扫描器。该扫描器也使用两个移位时钟 CKlb和CK2b。但是，该扫描器仅向外输出移位时钟CKlb所输入到的寄存 器阶SR的输出。扫描器使用移位时钟CK2b所输入到的寄存器阶SR以便移 位其中的脉冲。
在此，移位时钟CKlb和CK2b在每个水平扫描时段升高到高电平，如 图55B1和55B2所示。
在该配置的情况下，扫描器由于移位时钟CKlb和CK2b可以以每个水 平扫描时段两个阶地移位脉冲。因此，当我们关注一个输出端时，可以在每 个水平扫描时段从该端输出控制脉冲，如图55B3到55B6。
应该注意，图54B假设，在两个水平扫描时段上连续输出控制脉冲。因 此，必须根据输出控制脉冲的持续时间来调整扫描器的阶的数量。例如，为了在三个水平扫描时段上连续输出控制脉冲，仅需要在水平扫描时段内提供 具有彼此不同的相位的三个移位时钟CK,且在每隔两个阶向外输出该移位脉 冲作为控制脉冲。
该类扫描器可以与上述缓沖器电路之一组合以形成控制线驱动部分。
图56图示了控制线驱动部分的电路例子。图57A到571图示了驱动脉冲 的例子。应该注意，图57A到57I假设目标电路仅包括NMOS薄膜晶体管。 因此，如果目标电路仅包括PMOS薄膜晶体管，则极性相反。
图56所示的控制线驱动部分包括适用于供应置位信号的扫描器61、适 用于供应复位信号的扫描器63和緩冲器电路65。选择性地使用上述两类扫 描器之一作为扫描器61和63。根据输出脉冲(图57G到571)的脉冲宽度和 间隔所需的置位信号(图57A到57C)和复位信号(图57D到57F )的输出 定时来进行在这两类之间的选才奪。
应该注意，图56所示的控制线驱动部分被用于仅产生图53所示的矩形 输出脉冲。也就是，该控制线驱动部分优选地用于控制发光控制线LSL。顺 带提及，如果如图2所示地配置子像素11,则仅需要使用如实施例1到4所 示配置的緩冲器电路之一。另外，如果如图3所示地配置子像素11，则仅需 要使用如实施例5到13所示地配置的緩冲器电路之一。应该注意，仅需要根 据要被控制的定时的数量来选择所使用的緩冲器电路的类型。
在此，至于所关心的发光时段，从置位信号的输入到复位信号的输入的 时间段对应于显示面板(有机EL元件)的发光时间。可以在每个场时段一 次或多次进行在发光和不发光时段之间的切换。如上所述，应该选择适当的 次数和发光时间来提供改善的运动图像响应和闪烁特性。
图58图示了被并入到适用于驱动写控制线WSL的控制线驱动部分的緩 冲器电路的优选例子。驱动写控制线WSL可能需要连续输出控制脉冲并控制 脉冲波形，如图53A所示。
图58图示了当存在三个供电定时，即置位信号的一个供电定时和复位信 号的两个供电定时时的电路例子。应该注意，由并联电路来给出复位信号的 供电定时。另外，使用Vpulse来控制输出脉冲波形。顺带提及，Vpulse的幅 度被给定为VSS/VDD1。另外，图58所示的电路并入了自举能力。
图59图示了使用緩冲器电路(图58)的控制线驱动部分的电路例子。 图60A到60S图示了其驱动波形的例子。应该注意，图60A到60S所示的驱
31动波形的例子假设使用图54B所示的配置的扫描器作为扫描器71、 73和75。 因此，如果使用如图54A所示配置的扫描器，则每隔一个水平扫描时段输出 这些波形。
緩冲器电路77每个具有置位信号输入端INs、复位信号输入端INrl和 INr2和脉冲输入端。Vpulse从脉冲的电源79被施加到脉冲输入端。
顺带提及，图60A图示了对应于在组合了图53A所示的第三阈值校正时 段和信号电势写时段(包括迁移率校正时段)的时间段上的波形的Vpulse的 波形。
Vpulse具有两个高电平， 一个适用于提供在水平扫描时段的前一半中的 阈值校正时段，且另一个适用于提供在水平扫描时段的后一半中的信号电势 写时段。在每个水平扫描时段从脉冲的电源79重复地供应该波形。
图60B到60D图示了适用于向扫描器71、 73和75供应输出定时的控制 时钟。这些时钟对应于图54B所示的时钟CKlb。
图60E到601图示了在第k-l阶处的緩冲器电路77的驱动波形。应该注 意，图60H所示的节点A电势的波形对应于图58所示的薄膜晶体管N21的 栅极电势。
图60J到60N图示了在第k阶处的缓冲器电路77的驱动波形。类似地， 图60M所示的节点A电势的波形也对应于图58所示的薄膜晶体管N21的栅 极电势。
图60O到60S图示了在第k+l阶处的緩冲器电路77的驱动波形。应该 注意，图60R所示的节点A电势的波形对应于图58所示的薄膜晶体管的栅 极电势。
如图60H、 60M和60R所示，由置位信号和复位信号形成的波形是矩形的。
实际上，由输出脉冲来实现对应于图53A所示的第一和第二水平扫描时 段的输出波形。由同时处于高电平的两个波形来生成该波形。这些波形之一 由置位信号和复位信号1形成。另一个波形是Vpulse。
另一方面，由输出脉冲来实现对应于图53A所示的第三水平扫描时段的 输出波形。由同时处于高电平的两个波形来生成该波形。这些波形之一由置 位信号和复位信号2形成。另一个波形是Vpulse。
但是，应该注意，上述电路配置需要三个扫描器，且导致较大的布局面积。
由于这个原因，以下将描述仅需要小布局面积的电路例子和其驱动例子。
图61图示了控制线驱动部分的另一电路例子。图62A到62P图示了驱 动脉冲的例子。图61所示的控制线驱动部分包括适用于供应置位信号的扫描 器81、适用于供应复位信号的扫描器83、緩冲器电路85、复位脉冲源87和 输出脉冲源89。
图61所示的例子通过利用以下来提供更简单的电路。也就是，仅在两个 水平扫描时段上输入复位信号。即使当在不输入置位信号的水平扫描时段期 间输送了复位脉冲rst时也不生成脉冲。如果在同一水平扫描时段内输送了复 位信号和复位脉冲rst,则复位信号优先于复位脉冲rst。因此，复位脉冲rst 对脉冲生成不具有任何影响。
顺带提及，图62A图示了对应于图53A所示的第三阈值校正时段和信号 电势写时段(包括迁移率校正时段)的Vpulse的波形。
图62B和62C图示了适用于向扫描器81和83提供输出定时的控制时钟。 这些时钟对应于图54B所示的时钟CKlb。
图62D图示了从复位脉沖源87输出的复位脉冲rst的波形。作为脉冲源， 复位脉冲源87在每个水平扫描时段的预定时刻输出脉冲。
图62E到62H图示了在第k-l阶处的緩冲器电路85的驱动波形。应该注 意，图62G所示的节点A电势的波形对应于图58所示的薄膜晶体管N21的 栅极电势。
图621到62L图示了在第k阶处的緩冲器电路85的驱动波形。类似地， 图62K所示的节点A电势的波形对应于图58所示的薄膜晶体管N21的栅极 电势。
图62M到62P图示了在第k+l阶处的緩冲器电路85的驱动波形。应该 注意，图620所示的节点A电势的波形对应于图58所示的薄膜晶体管N21 的栅极电势。
如图62G、 62K和620所示，由置位信号和复位信号形成的波形是矩形的。
实际上，由输出脉冲来实现对应于图53A所示的第一和第二水平扫描时 段的输出波形。由同时处于高电平的两个波形来生成该波形。这些波形之一 由置位信号和复位信号形成。另一个波形是Vpulse。另一方面，由输出脉冲来实现对应于图53A所示的第三水平扫描时段的
输出波形。由同时处于高电平的两个波形来生成该波形。这些波形之一由置
位信号和复位信号形成。另一个波形是Vpulse。 (D)其他实施例 (D-l )其他显示面板
在假设緩冲器电路将被应用于有机EL面板的情况下，描述了上述实施 例。特别基于如下假设给出了描述緩冲器电路将被应用于适用于垂直地移 位控制脉沖的控制线驱动部分。
但是，上述缓冲器电路还可应用于适用于供应向信号线DTL施加信号电 势Vsig的定时的信号线驱动部分。
另外，并入到上述緩冲器电路中的驱动电路可应用于除了有机EL面板 以外的显示面板。
例如，上述緩冲器电路可用作无机EL或LED面板的驱动电路。另外， 同样的电路可用作等离子显示面板的驱动电路。另外，同样的电路可用作场 发射显示面板的驱动电路。另外，该电路可用作液晶显示面板的驱动电路。 另外，当背光源包括LED时，参考实施例描述的上述緩冲器电路可用作液晶 显示面板的驱动电路。例如，上述緩冲器电路优选地可变地控制发光时段与 一场时段的比例。为了实现这个，每场时段的发光时段被划分为多个发光时 段，以便可变地控制每个发光时段的长度和其排列。
(D-2)显示面板的产品例子
(a)外形
在本说明书中，显示面板不仅包括具有在绝缘基底上形成的显示阵列部 分和驱动电路的那些面板模块，还包括在其上形成像素阵列部分的绝缘基底
上封装的、具有被制造成不同基底(例如，ASIC (特定用途集成电路))的 驱动电if各的其他。
图63图示显示面板的外形配置的例子。显示面板91包括支撑基底93和 相对基底95。相对基底95被粘附到其中形成了像素阵列部分的支撑基底93 的区域。
支撑基底93由玻璃、塑料、或其他绝缘基材(绝缘基底)构成。 相对基底95也由玻璃、塑料、或其他绝缘基材(绝缘基底)构成。 应该注意，底部材料的透明度的需要取决于显示面板的类型而改变。例如，在液晶显示面板的情况下，两个基底必须高度透明。另一方面，在自发 光显示器的情况下，仅在发光侧上的基底必须是透明的。
除了上述以外，有机EL面板模块91视必要包括FPC (灵活印刷电路) 97来接收外部信号和驱动功率。 (b)并入到电子器件中
上述显示面板可以以被并入各种电子器件的形式流通。图64图示了电子 器件101的配置的概念例子。电子器件101包括并入了上述驱动电路的显示 面板103、系统控制部分105和操作输入部分107。由系统控制部分105进行 的处理的属性取决于电子器件101的产品类型而改变。另一方面，操作输入 部分107是适用于接受对系统控制部分105的操作输入的设备。例如，诸如 开关、按钮的机械接口和图形界面被用作操作输入部分107。
图65图示了当电子器件是电视机时的外形例子。电视机111具有在其外 壳的前表面上的显示屏幕117。该显示屏幕117包括前面板113、过滤玻璃115 和其他部件。显示面板117对应于图64所示的显示面板103。
另外这类电子器件可以是例如数字照相机。图66A和66B图示了数字照 相机121的外形例子。图66A图示了从前面(如从对象角度看去)的数字照 相机的外形例子，且图66B图示了从后面(如从拍摄者的角度看去)的其外 形例子。
数字摄像机121包括保护壳123、成像镜头部分125、显示屏幕127、控 制开关129和快门按钮131。其中，显示屏幕127对应于图64所示的显示面 板103。
另外，这类电子器件可以是例如视频摄像机。图67图示了视频摄像机 141的外形例子。
该视频摄像机141包括被提供到主体143的前面的成像镜头145、成像 开始/停止开关147和显示屏幕149。其中，显示屏幕149对应于图64所示的 显示面板103。
另外，这类电子器件可以是例如个人数字助理。图68A和68B图示了作 为个人数字助理的移动电话151的外形例子。图68A和68B所示的移动电话 151是折叠移动电话。图68A是处于打开位置的移动电话的外形例子。图68B 是处于折叠位置的移动电话的外形例子。
移动电话151包括上外壳153、下外壳155、连接部分(该例中的铰链部
35分)157、显示屏幕159、子显示屏幕161、画面灯163和成像镜头165。其 中，显示屏幕159和子显示屏幕161对应于图64所示的显示面板103。
另外，这类电子器件可以是例如个人计算机。图69图示了膝上个人计算 机171的外形例子。
该膝上个人计算机171包括下外壳173、上外壳175、键盘177和显示屏 幕179。其中，显示屏幕179对应于图64所示的显示面板103。
除了上述以外，这类电子期间可以是例如音频播放器、游戏机、电子书 或电子词典。
(D-3)对除了显示面板驱动电路以外的应用
在上述描述中，描述了对适用于在显示面板中垂直地移位控制脉沖的、 驱动电路的緩冲器电路的应用。
但是，本緩冲器电路可以被用于水平地移位控制脉冲。另外，该緩冲器 电路可应用于在显示面板上使用的所有緩冲器电路。
另外，緩冲器电路是高度通用的基本电路，且可应用于并入了緩冲器电 路的所有半导体设备。 (D-4 )其他
可以在不脱离本发明的范围的情况下以各种方式修改上述实施例。而且， 能够基于在本说明书中的描述来创建或组合各种修改和应用。
相关申请的交叉引用
本发明包含与2008年3月18日在日本专利局提交的日本专利申请 JP2008-068900相关的主题，其全部内容^皮引用附于此。
权利要求
1.一种半导体设备，具有使用单一沟道型薄膜晶体管在绝缘基底上形成的缓冲器电路，其中所述缓冲器电路具有输出阶，该输出阶包括在第一电源和第二电源之间串联连接的第一薄膜晶体管和第二薄膜晶体管，以及通过适用于控制所述第一薄膜晶体管的置位信号和适用于控制所述第二薄膜晶体管的复位信号的输入定时，以互补的方式将所述输出阶的输出端电势切换到所述第一电源的电势或第二电源的电势。
2. 根据权利要求1的半导体设备，其中通过由于所述输出端电势的改变而导致的栅极电势的自举来供应所迷第 一或第二薄膜晶体管的导通电势。
3. 根据权利要求1的半导体设备，其中所述緩冲器电路具有第一输入阶，通过所述置位信号和复位信号的输入 定时以互补的方式切换该第 一输入阶的输出端电势，所述緩冲器电路具有第二输入阶，通过所述置位信号和复位信号的输入 定时以互补的方式切换该第二输入阶的输出端电势，且该第二输入阶的输出 端电势以与所述第一输入阶的输出端电势相反的相位改变，以及所述第一和第二输入阶的输出端电势:^皮用作所述输出阶的置位信号和复 位信号。
4. 根据权利要求3的半导体设备，其中所述第一和第二输入阶的每个包括第三和第四薄膜晶体管，所述第三薄 膜晶体管被连接到所述第一电源或第二电源，所述第四薄膜晶体管被串联连 接到所述第三薄膜晶体管，且所述第四薄膜晶体管的另一端被连接到第三电 源。
5. 根据权利要求3的半导体设备，其中所述第一和第二输入阶的每个包括第三和第四薄膜晶体管，所述第三薄 膜晶体管是二极管连接型的晶体管，所述第四薄膜晶体管被串联连接到所述 第三薄膜晶体管，且所述第四薄膜晶体管的另 一端被连接到第一或第二电源。
6. 根据权利要求1的半导体设备，其中 所述置位信号和复位信号从其相关的移位寄存器供应。应,中 匹配
7. 根据权利要求1的半导体设备，其中所述置位信号和复位信号之一从移位寄存器供应，且另 一个从脉冲源供
8. 根据权利要求1的半导体设备，其中所述緩冲器电路的输出端电势被用于控制自发光显示面板的发光，且其 所述置位信号和复位信号之间的输入时间差与显示面板的发光时间长度
9. 根据权利要求1的半导体设备，其中所述緩冲器电路的输出端电势被用于控制显示面板的采样定时。
10. 根据权利要求3的半导体设备，其中所述緩冲器电路的输出端电势被用于控制显示面板的电流供应线。
11. 一种显示面板，具有使用单一沟道型薄膜晶体管在绝缘基底上形成 的像素阵列部分和其驱动电路，其中所述驱动电路中的一些具有緩沖器电路，所述緩冲器电路具有输出阶，该输出阶包括在第一电源和第二电源之间 串联连接的第一薄膜晶体管和第二薄膜晶体管，以及通过适用于控制所述第一薄膜晶体管的置位信号和适用于控制所述第二 薄膜晶体管的复位信号的输入定时，以互补的方式将所述输出阶的输出端电 势切换到所述第 一 电源的电势或第二电源的电势。
12. 根据权利要求11的显示面板，其中一或第二薄膜晶体管的导通电势。 '、 ''、'、、；
13. 根据权利要求11的显示面板，其中所述緩冲器电路具有第一输入阶，通过所述置位信号和复位信号的输入 定时以互补的方式切换该第 一输入阶的输出端电势，所述緩冲器电路具有第二输入阶，通过所述置位信号和复位信号的输入 定时以互补的方式切换该第二输入阶的输出端电势，且该第二输入阶的输出 端电势以与所述第 一输入阶的输出端电势相反的相位改变，以及所述第一和第二输入阶的输出端电势被用作所述输出阶的置位信号和复 位信号。
14. 根据权利要求13的显示面板，其中所述输出阶的输出端被连接到在所述显示阵列部分中布置的电流供应线。
15. 根据权利要求11的显示面板，其中在其输出阶处具有所述緩冲器电路的驱动电路具有作为适用于供应所述 置位信号和复位信号的电路的第一和第二移位寄存器，该第一移位寄存器适 用于以时间顺序方式来垂直地移位置位信号，以及该第二移位寄存器适用于 以时间顺序方式来垂直地移位复位信号。
16. 根据权利要求11的显示面板，其中在其输出阶处具有所述緩冲器电路的驱动电路控制构成所述像素阵列部 分的像素电路的每个的采样定时。
17. —种电子器件，包括显示面板，具有使用单一沟道型薄膜晶体管在绝缘基底上形成的像素阵列部分和其驱动电路； 系统控制部分；以及用于该系统控制部分的操作输入部分，其中 所述驱动电路中的一些具有緩冲器电路，所述緩冲器电路具有输出阶，该输出阶包括在第一电源和第二电源之间 串联连接的第一薄膜晶体管和第二薄膜晶体管，以及通过适用于控制所述第一薄膜晶体管的置位信号和适用于控制所述第二 薄膜晶体管的复位信号的输入定时，以互补的方式将所述输出阶的输出端电 势切换到所述第一电源的电势或第二电源的电势。
全文摘要
本发明公开了一种半导体设备、显示面板和电子器件。本发明提供一种半导体设备，其具有使用单一沟道型薄膜晶体管在绝缘基底上形成的缓冲器电路，其中所述缓冲器电路具有输出阶，其包括在第一和第二电源之间串联连接的第一和第二薄膜晶体管，以及通过适用于控制所述第一薄膜晶体管的置位信号和适用于控制所述第二薄膜晶体管的复位信号的输入定时，以互补的方式将所述输出阶的输出端电势切换到所述第一或第二电源的电势。
文档编号G09G3/32GK101540139SQ200910128209
公开日2009年9月23日 申请日期2009年3月18日 优先权日2008年3月18日
发明者甚田诚一郎 申请人:索尼株式会社