栅极驱动电路、方法、阵列基板行驱动电路和显示装置制造方法

栅极驱动电路、方法、阵列基板行驱动电路和显示装置制造方法
【专利摘要】本发明提供了一种栅极驱动电路、方法、阵列基板行驱动电路和显示装置。所述栅极驱动电路，与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件；所述行像素驱动模块包括驱动晶体管、驱动模块和补偿模块；所述补偿模块接入栅极扫描信号；所述驱动模块接入驱动控制信号和驱动电平；所述栅极驱动电路包括：行像素控制单元，用于为所述补偿模块提供所述栅极扫描信号，为所述驱动模块提供所述驱动电平，以控制该补偿模块补偿该驱动晶体管的阈值电压；以及，驱动控制单元，用于为所述驱动模块提供所述驱动控制信号，以控制所述驱动模块驱动所述发光元件。本发明可以同时补偿像素阈值电压和驱动像素，提高集成度。
【专利说明】栅极驱动电路、方法、阵列基板行驱动电路和显示装置
【技术领域】
[0001]本发明涉及显示【技术领域】，尤其涉及一种栅极驱动电路、方法、阵列基板行驱动电路和显示装置。
【背景技术】
[0002]现有技术中没有提供能够为OLED (有机发光二极管，Organic Light-EmittingDiode)显示面板像素提供Vth (阈值电压)补偿的GOA (Gate on array,阵列基板行驱动，直接将栅极驱动电路制作在阵列基板上)电路，而仅提供了以单纯具有Vth补偿功能的像素设计或单脉冲的GOA电路。
[0003]由于OLED像素设计多采用电流控制型，因此整个OLED显示面板内的Vth不均一和长期工作后产生的Vth Shift (漂移)会降低OLED显示面板显示的均匀性。为了提高OLED显示面板的工艺集成度，同时降低成本，采用集成栅极驱动技术是未来的发展趋势。但是OLED的Vth补偿像素设计需要外围驱动电路与之相配合，因此对GOA提出了更高的要求。

【发明内容】

[0004]本发明的主要目的在于提供一种栅极驱动电路、方法、阵列基板行驱动电路和显示装置，以同时补偿像素阈值电压和驱动像素，提高集成度。
[0005]为了达到上述目的，本发明提供了一种栅极驱动电路，与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件；所述行像素驱动模块包括驱动晶体管、驱动模块和补偿模块；所述补偿模块接入栅极扫描信号；所述驱动模块接入驱动控制信号和驱动电平；所述栅极驱动电路包括:
[0006]行像素控制单元，用于为所述补偿模块提供所述栅极扫描信号，为所述驱动模块提供所述驱动电平，以控制该补偿模块补偿该驱动晶体管的阈值电压；
[0007]以及，驱动控制单元，用于为所述驱动模块提供所述驱动控制信号，以控制所述驱动模块驱动所述发光元件。
[0008]实施时，所述行像素控制单元包括:
[0009]所述行像素控制单元包括第一起始信号输入端、第一控制时钟输入端、第二控制时钟输入端、复位信号输入端、输入时钟端、进位信号输出端、切断控制信号输出端、输出电平端、输出电平下拉控制端和栅极扫描信号输出端；
[0010]所述行像素控制单元还包括:
[0011]第一上拉节点电位拉升模块，用于当第一控制时钟信号和第一起始信号为高电平时，将第一上拉节点的电位拉升为高电平；
[0012]第一存储电容，连接于所述第一上拉节点和所述进位信号输出端之间；
[0013]第一上拉节点电位拉低模块，用于当第一下拉节点的电位或第二下拉节点的电位为高电平时，将第一上拉节点的电位拉低为第一低电平；[0014]第一控制时钟开关，用于在第一控制时钟信号为高电平时导通所述第一控制时钟输入端与第一下拉节点的连接；
[0015]第二控制时钟开关，用于在第二控制时钟信号为高电平时导通所述第二控制时钟输入端与第二下拉节点的连接；
[0016]第一下拉节点电位拉低模块，用于当所述第一上拉节点的电位或所述第二下拉节点的电位为高电平时，将所述第一下拉节点的电位拉低为第一低电平；
[0017]第二下拉节点电位拉低模块，与所述复位信号输入端连接，用于当所述第一上拉节点的电位或所述第一下拉节点的电位为高电平时，将所述第二下拉节点的电位拉低为第一低电平；
[0018]进位控制模块，用于当所述第一上拉节点的电位为高电平时，导通所述进位信号输出端与所述第二控制时钟输入端之间的连接；
[0019]第一进位信号下拉模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将进位信号的电位拉低为第一低电平；
[0020]第一切断控制模块，用于当所述第一上拉节点的电位为高电平时，导通所述第二控制时钟输入端与所述切断控制信号输出端之间的连接，当所述第一下拉节点的电位或第二下拉节点的电位为高电平时，导通所述切断控制信号输出端与第二低电平输出端之间的连接；
[0021]第一反馈模块，用于当所述进位信号为高电平时，将切断控制信号传送至所述第一上拉节点电位拉升模块和所述第一上拉节点电位拉低模块；
[0022]栅极扫描信号控制模块，用于当所述第一上拉节点的电位为高电平时，导通所述第二控制时钟输入端与所述栅极扫描信号输出端之间的连接；
[0023]输入时钟开关，用于当所述第一上拉节点的电位为高电平时，导通所述输入时钟端与所述输出电平下拉控制端之间的连接；
[0024]栅极扫描信号下拉模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将栅极扫描信号的电位拉低为第二低电平；
[0025]输出电平下拉控制模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将所述输出电平下拉控制端的电位拉低为第二低电平；
[0026]输出电平上拉模块,用于当所述输出电平下拉控制端输出第二低电平时，将输出电平上拉为高电平；
[0027]输出电平下拉模块，用于当所述输出电平下拉控制端输出高电平时，将所述输出电平下拉为第二低电平。
[0028]实施时，所述驱动控制单元包括:第二起始信号输入端、第三控制时钟输入端、第四控制时钟输入端、、驱动控制信号输出端和驱动控制信号下拉控制端；所述驱动控制单元分别与所述复位信号输入端、所述进位信号输出端和所述切断控制信号输出端连接；
[0029]所述驱动控制单元还包括:
[0030]第二上拉节点电位拉升模块，用于当第三控制时钟信号和第二起始信号为高电平时，将第二上拉节点的电位拉升为高电平；
[0031]第二存储电容，连接于所述第二上拉节点和所述进位信号输出端之间；
[0032]第二上拉节点电位拉低模块，用于当第一下拉节点的电位或第二下拉节点的电位为高电平时，将上拉节点的电位拉低为第一低电平；
[0033]第三控制时钟开关，用于在第三控制时钟信号为高电平时导通所述第三控制时钟输入端与第三下拉节点的连接；
[0034]第四控制时钟开关，用于在第四控制时钟信号为高电平时导通所述第四控制时钟输入端与第四下拉节点的连接；
[0035]第三下拉节点电位拉低模块，用于当所述第二上拉节点的电位或所述第四下拉节点的电位为高电平时，将所述第三下拉节点的电位拉低为第一低电平；
[0036]第四下拉节点电位拉低模块，与所述复位信号输入端连接，用于当所述第二上拉节点的电位或所述第三下拉节点的电位为高电平时，将所述第四下拉节点的电位拉低为第一低电平；
[0037]第二进位控制模块，用于当所述第二上拉节点的电位为高电平时，导通所述进位信号输出端与所述第四控制时钟输入端之间的连接；
[0038]第二进位信号下拉模块，用于当所述第三下拉节点的电位或所述第四下拉节点的电位为高电平时，将进位信号的电位拉低为第一低电平；
[0039]第二切断控制模块，用于当所述第二上拉节点的电位为高电平时，导通所述第四控制时钟输入端与所述切断控制信号输出端之间的连接，当所述第三下拉节点的电位或第四下拉节点的电位为高电平时，导通所述切断控制信号输出端与第二低电平输出端之间的连接；
[0040]第二反馈模块，用于当所述进位信号为高电平时，将切断控制信号传送至第二上拉节点电位拉升模块和所述第二上拉节点电位拉低模块；
[0041]驱动控制子模块，用于当所述第二上拉节点的电位为高电平时，导通所述第四控制时钟输入端与所述驱动控制信号下拉控制端的连接；
[0042]驱动控制信号下拉控制模块，用于当所述第三下拉节点的电位或所述第四下拉节点的电位为高电平时，将所述驱动控制信号下拉控制端的电位拉低为第二低电平；
[0043]驱动控制信号上拉模块，用于当所述驱动控制信号下拉控制端输出高电平时，将所述驱动控制信号的电位上拉为高电平；
[0044]驱动控制信号下拉模块，用于当所述驱动控制信号下拉控制端输出高电平时，将所述驱动控制信号的电位下拉为第二低电平。
[0045]实施时，所述第一上拉节点电位拉升模块包括:
[0046]第一上拉节点电位拉升晶体管，栅极与第一极和所述第一起始信号输入端连接，第二极与所述第一反馈模块连接；
[0047]以及，第二上拉节点电位拉升晶体管，栅极与所述第一控制时钟输入端连接，第一极与所述第一上拉节点电位拉升晶体管的第二极连接，第二极与所述第一上拉节点连接；
[0048]所述第一上拉节点电位拉低模块包括:
[0049]第一上拉节点电位拉低晶体管，栅极与所述第一下拉节点连接，第一极与所述第一上拉节点连接，第二极与所述第一反馈模块连接；
[0050]第二上拉节点电位拉低晶体管，栅极与所述第一下拉节点连接，第一极与所述第一上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平；
[0051]第三上拉节点电位拉低晶体管，栅极与所述第二下拉节点连接，第一极与所述第一上拉节点连接，第二极与所述第一反馈模块连接；
[0052]以及，第四上拉节点电位拉低晶体管，栅极与所述第二下拉节点连接，第一极与所述第三上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平；
[0053]所述第一下拉节点电位拉低模块包括:
[0054]第一下拉晶体管，栅极与所述第一上拉节点连接，第一极与所述第一下拉节点连接，第二极与所述复位信号输入端连接；
[0055]第二下拉晶体管，栅极与所述第一上拉节点连接，第一极与所述第一下拉晶体管的第二极连接，第二极接入第一低电平；
[0056]以及，第三下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述第一下拉节点连接，第二极接入第一低电平；
[0057]所述第二下拉节点电位拉低模块包括:
[0058]第四下拉晶体管，栅极与所述第一上拉节点连接，第一极与所述第二下拉节点连接，第二极与所述复位信号输入端连接；
[0059]第五下拉晶体管，栅极与所述第一上拉节点连接，第一极与所述第四下拉晶体管的第二极连接，第二极接入第一低电平；
[0060]以及，第六下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述第二下拉节点连接，第二极接入第一低电平。
[0061]实施时，所述第一进位控制模块包括:
[0062]第一进位控制晶体管，栅极与所述第一上拉节点连接，第一极与所述第二控制时钟输入端连接，第二端与所述进位信号输出端连接；
[0063]所述第一进位信号下拉模块包括:
[0064]第一进位信号下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平；
[0065]以及，第二进位信号下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平；
[0066]所述第一切断控制模块包括:
[0067]第一切断控制晶体管，栅极与所述第一上拉节点连接，第一极与所述第二控制时钟输入端连接，第二极与所述切断控制信号输出端连接；
[0068]第二切断控制晶体管，栅极与所述第一下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平；
[0069]以及，第三切断控制晶体管，栅极与所述第二下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平；
[0070]所述第一反馈模块包括:
[0071]第一反馈晶体管，栅极与所述进位信号输出端连接，第一极与所述第一上拉节点电位拉升晶体管的第二极连接，第二极与所述切断控制信号输出端连接。
[0072]实施时，所述栅极扫描信号控制模块包括:
[0073]栅极扫描控制晶体管，栅极与所述第一上拉节点连接，第一极接入所述第二控制时钟信号，第二极与所述栅极扫描信号输出端连接；
[0074]所述栅极扫描信号下拉模块包括:[0075]第一输出下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述栅极扫描信号输出端连接，第二极接入第二低电平；
[0076]以及，第二输出下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述栅极扫描信号输出端连接，第二极接入第二低电平；
[0077]所述输出电平上拉模块包括:
[0078]输出电平上拉晶体管，栅极和第一极接入高电平，第二极与所述输出电平端连接;
[0079]所述输出电平下拉控制模块包括:
[0080]第一下拉控制晶体管，栅极与所述第一下拉节点连接，第一极与所述输出电平下拉控制端连接，第二极接入第二低电平；
[0081]以及，第二下拉控制晶体管，栅极与所述第二下拉节点连接，第一极与所述输出电平下拉控制端连接，第二极接入第二低电平；
[0082]所述输出电平下拉模块包括:
[0083]输出电平下拉晶体管，栅极与所述输出电平下拉控制端连接，第一极与所述输出电平端连接，第二极接入第二低电平。
[0084]实施时，所述第二上拉节点电位拉升模块包括:
[0085]第三上拉节点电位拉升晶体管，栅极与第一极和所述第二起始信号输入端连接，第二极与所述第二反馈模块连接；
[0086]以及，第四上拉节点电位拉升晶体管，栅极与所述第三控制时钟输入端连接，第一极与所述第三上拉节点电位拉升晶体管的第二极连接，第二极与所述第二上拉节点连接；
[0087]所述第二上拉节点电位拉低模块包括:
[0088]第五上拉节点电位拉低晶体管，栅极与所述第三下拉节点连接，第一极与所述第二上拉节点连接，第二极与所述第二反馈模块连接；
[0089]第六上拉节点电位拉低晶体管，栅极与所述第三下拉节点连接，第一极与所述第五上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平；
[0090]第七上拉节点电位拉低晶体管，栅极与所述第四下拉节点连接，第一极与所述第二上拉节点连接，第二极与所述第二反馈模块连接；
[0091]以及，第八上拉节点电位拉低晶体管，栅极与所述第四下拉节点连接，第一极与所述第七上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平；
[0092]所述第三下拉节点电位拉低模块包括:
[0093]第七下拉晶体管，栅极与所述第二上拉节点连接，第一极与所述第三下拉节点连接，第二极与所述复位信号输入端连接；
[0094]第八下拉晶体管，栅极与所述第二上拉节点连接，第一极与所述第七下拉晶体管的第二极连接，第二极接入第一低电平；
[0095]以及，第九下拉晶体管，栅极与所述第四下拉节点连接，第一极与所述第三下拉节点连接，第二极接入第一低电平；
[0096]所述第四下拉节点电位拉低模块包括:
[0097]第十下拉晶体管，栅极与所述第二上拉节点连接，第一极与所述第四下拉节点连接，第二极与所述复位信号输入端连接；[0098]第十一下拉晶体管，栅极与所述第二上拉节点连接，第一极与所述第十下拉晶体管的第二极连接，第二极接入第一低电平；
[0099]以及，第十二下拉晶体管，栅极与所述第三下拉节点连接，第一极与所述第四下拉节点连接，第二极接入第一低电平。
[0100]实施时，所述第二进位控制模块包括:
[0101]第二进位控制晶体管，栅极与所述第二上拉节点连接，第一极与所述第四控制时钟输入端连接，第二端与所述进位信号输出端连接；
[0102]所述第二进位信号下拉模块包括:
[0103]第三进位信号下拉晶体管，栅极与所述第三下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平；
[0104]以及，第四进位信号下拉晶体管，栅极与所述第四下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平；
[0105]所述第二切断控制模块包括:
[0106]第四切断控制晶体管，栅极与所述第二上拉节点连接，第一极与所述第四控制时钟输入端连接，第二极与所述切断控制信号输出端连接；
[0107]第五切断控制晶体管，栅极与所述第三下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平；
[0108]以及，第六切断控制晶体管，栅极与所述第四下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平；
[0109]所述第二反馈模块包括:
[0110]第二反馈晶体管，栅极与所述进位信号输出端连接，第一极与所述第三上拉节点电位拉升晶体管的第二极连接，第二极与所述切断控制信号输出端连接。
[0111]实施时，所述驱动控制子模块包括:驱动控制晶体管，栅极与所述第二上拉节点连接，第一极与所述第四控制时钟输入端连接，第二极与所述驱动控制信号下拉控制端连接;
[0112]所述驱动控制信号上拉模块包括:
[0113]驱动控制上拉晶体管，栅极和第一极接入高电平，第二极与所述驱动控制信号输出端连接；
[0114]所述驱动控制信号下拉控制模块包括:
[0115]第一驱动下拉控制晶体管，栅极与所述第三下拉节点连接，第一极与所述驱动控制信号下拉控制端连接，第二极接入第二低电平；
[0116]以及，第二驱动下拉控制晶体管，栅极与所述第四下拉节点连接，第一极与所述驱动控制信号下拉控制端连接，第二极接入第二低电平；
[0117]所述驱动控制信号下拉模块包括:
[0118]驱动下拉晶体管，栅极与所述驱动控制信号下拉控制端连接，第一极与所述驱动控制信号输出端连接，第二极接入第二低电平。
[0119]实施时，所述第一控制时钟信号和所述第二控制时钟信号反相；所述第一控制时钟信号的占空比、所述第二控制时钟信号的占空比和所述第一起始信号的占空比为0.5 ；
[0120]所述第三控制时钟信号和所述第四控制时钟信号反相；[0121]所述第三控制时钟信号的占空比、所述第四控制时钟信号的占空比和所述第二起始信号的占空比小于0.5。
[0122]本发明还提供了一种栅极驱动方法，应用于上述的栅极驱动电路，包括以下步骤:
[0123]在由第一起始信号输入端输入高电平的下一个时钟周期，栅极扫描信号输出端输出高电平，输出电平端的输出信号与输入时钟信号反相；
[0124]在由第二起始信号输入端输入高电平的下一个时钟周期，驱动控制信号与第二起始信号反相。
[0125]本发明还提供了一种阵列基板行驱动电路，包括多级上述的栅极驱动电路；
[0126]除了第一级栅极驱动电路之外，每一级栅极驱动电路的切断控制信号输出端与上一级栅极驱动电路的复位信号输入端连接；
[0127]除了最后一级栅极驱动电路之外，每一级栅极驱动电路的进位信号输出端与下一级栅极驱动电路的第一起始信号输入端连接。
[0128]实施时，输入第n+1级栅极驱动电路的输入时钟信号与输入第η级栅极驱动电路的输入时钟信号反相。
[0129]η是大于或等于I的整数，n+1小于或等于所述阵列基板行驱动电路包括的栅极驱动电路的级数。
[0130]本发明提供了一种显示装置，其特征在于，包括上述的栅极驱动电路。
[0131]实施时,所述显示装置为有机发光二极管OLED显示装置或低温多晶娃LTPS显示装置。
[0132]与现有技术相比，本发明所述的栅极驱动电路、方法、阵列基板行驱动电路和显示装置，设置为所述补偿模块提供所述栅极扫描信号，为所述驱动模块提供所述驱动电平，以控制该补偿模块补偿该驱动晶体管的阈值电压的行像素控制单元，并设置为所述驱动模块提供所述驱动控制信号，以控制所述驱动模块驱动所述发光元件的驱动控制单元，能同时补偿像素阈值电压和驱动像素；本发明所述的栅极驱动电路和阵列基板行驱动电路应用于OLED显示面板中，可以提高OLED显示面板的工艺集成度，降低成本。
【专利附图】

【附图说明】
[0133]图1A是本发明实施例所述栅极驱动电路与行像素单元连接的结构示意图；
[0134]图1B是与本发明所述的栅极驱动电路连接的行像素单元包括的行像素驱动模块的一实施例的电路图；
[0135]图1C是如图1B所示的行像素驱动模块的工作时序图；
[0136]图2是是本发明实施例所述的栅极驱动电路的行像素驱动单元的结构框图；
[0137]图3是本发明实施例所述的栅极驱动电路的行像素驱动单元的电路图；
[0138]图4是本发明实施例所述的栅极驱动电路的驱动控制单元的结构框图；
[0139]图5是本发明实施例所述的栅极驱动电路的驱动控制单元的电路图；
[0140]图6Α是本发明实施例所述的阵列基板行驱动电路在工作时的第一起始信号、第二起始信号、第一控制时钟信号、第二控制时钟信号、输入第η级栅极驱动电路的输入时钟信号、输入第n+1级栅极驱动电路的输入时钟信号的波形图；[0141]图6B是本发明实施例所述的阵列基板行驱动电路的工作时序图。
【具体实施方式】
[0142]本发明实施例所述的栅极驱动电路，与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件；所述行像素驱动模块包括驱动晶体管、驱动模块和补偿模块；所述补偿模块接入栅极扫描信号；所述驱动模块接入驱动控制信号和驱动电平；所述栅极驱动电路包括:
[0143]行像素控制单元，用于为所述补偿模块提供所述栅极扫描信号，为所述驱动模块提供所述驱动电平，以控制该补偿模块补偿该驱动晶体管的阈值电压；
[0144]以及，驱动控制单元，用于为所述驱动模块提供所述驱动控制信号，以控制所述驱动模块驱动所述发光元件。
[0145]本发明实施例所述的栅极驱动电路，设置为补偿模块提供栅极扫描信号并为驱动模块提供驱动电平的行像素控制单元，以控制补偿模块补偿驱动晶体管的阈值电压，并设置为驱动模块提供驱动控制信号的驱动控制单元，以控制驱动模块驱动发光元件，提供了能补偿像素阈值电压的栅极驱动电路。
[0146]本发明实施例所述的栅极驱动电路，应用于OLED显示面板中，可以提高OLED显示面板的工艺集成度，降低成本。
[0147]如图1A所示，该行像素单元包括相互连接的行像素驱动模块和OLED，OLED的阴极接入低电平ELVSS ;所述行像素驱动模块包括驱动晶体管Tl、驱动模块101和补偿模块102 ;所述补偿模块101接入栅极扫描信号G0_S1 (η);所述驱动模块102接入驱动控制信号G0_S2 (η)和驱动电平G0_ELVDD (η);所述栅极驱动电路包括:
[0148]行像素控制单元11，用于为所述补偿模块101提供所述栅极扫描信号G0_S1 (η),为所述驱动模块102提供所述驱动电平G0_ELVDD (η),以控制该补偿模块101补偿该驱动晶体管DTFT的阈值电压；
[0149]以及，驱动控制单元12，用于为所述驱动模块101提供所述驱动控制信号G0_S2(η),以控制所述驱动模块驱动所述0LED。
[0150]如图1B所示，所述行像素驱动模块的一实施例包括驱动晶体管Tl、补偿晶体管Τ2、驱动控制晶体管Τ3、第一电容Cl和第二电容C2 ；
[0151]Τ2包括于补偿模块，Τ3包括于驱动模块；
[0152]Τ2的栅极接入栅极扫描信号SI，Τ2的第二极接入数据信号DATA，T3的栅极接入驱动控制信号S2，T3的第一极接入输出电平ELVDD ；
[0153]有机发光二极管OLED的阴极接入电平ELVSS。
[0154]图1C是如图1B所示的行像素驱动模块的实施例的工作时序图。
[0155]本发明提供了一种能够与Vth (阈值)补偿像素设计相配合的GOA单元，该GOA单兀能够输出两个信号，一个输出信号为脉冲的高电平信号，可以作为栅极扫描信号(如图1A中的SI),另一个输出信号为脉冲的低电平信号,可以作为ELVDD (如图1A中所不)，以目前常用的3T2C的阈值补偿的OLED像素为例，驱动像素还需要一个低电平脉冲信号S2控制对ELVDD信号起开关作用。在一个GOA电路中，第η行的该低电平脉冲信号S2可以与第n+1行的ELVDD信号共用，通过调整起始信号和时钟信号的时序即可实现像素的阈值补偿并驱动像素。
[0156]本发明实施例所述的栅极驱动电路相对于面板显示区分为左右两部分，设置于左边的行像素控制单元分别能够为像素提供栅极扫描信号G0_S1 (η)和输出电平G0_ELVDDU)，设置于右边的驱动控制单元能够为像素提供驱动控制信号G0_S2(n)，通过调整左右两部分的起始信号和时钟信号，即可实现对像素的阈值补偿并驱动像素。
[0157]如图2所示，在本发明实施例所述的栅极驱动电路中，
[0158]所述行像素控制单元包括第一起始信号输入端STV1、第一控制时钟输入端CLKA、第二控制时钟输入端CLKB、复位信号输入端RESET (η)、输入时钟端CLKIN (η)、进位信号输出端COUT (η)、切断控制信号输出端IOFF (η)、输出电平端G0_ELVDD (η)、输出电平下拉控制端GVDD和栅极扫描信号输出端G0_S1 (η)；
[0159]所述行像素控制单元还包括:
[0160]第一上拉节点电位拉升模块101，用于当第一控制时钟信号和第一起始信号为高电平时，将第一上拉节点的电位拉升为高电平；
[0161]第一存储电容C，连接于第一上拉节点Ql和所述进位信号输出端COUT (η)之间；
[0162]第一上拉节点电位拉低模块102，用于当第一下拉节点QBl的电位或第二下拉节点QB2的电位为高电平时，将第一上拉节点Ql的电位拉低为第一低电平VGLl ；
[0163]第一控制时钟开关141，用于在第一控制时钟信号为高电平时导通所述第一控制时钟输入端CLKA与第一下拉节点QBl的连接；
[0164]第二控制时钟开关142，用于在第二控制时钟信号为高电平时导通所述第二控制时钟输入端CLKB与第二下拉节点QB2的连接；
[0165]第一下拉节点电位拉低模块12，用于当所述第一上拉节点Q的电位或所述第二下拉节点QB2的电位为高电平时，将所述第一下拉节点QBl的电位拉低为第一低电平VGLl ；
[0166]第二下拉节点电位拉低模块13，与所述复位信号输入端RESET (η)连接，用于当所述第一上拉节点Ql的电位或所述第一下拉节点QBl的电位为高电平时，将所述第二下拉节点QB2的电位拉低为第一低电平VGLl ；
[0167]第一进位控制模块151，用于当所述第一上拉节点Ql的电位为高电平时，导通所述进位信号输出端COUT (η)与所述第二控制时钟输入端CLKB之间的连接；
[0168]第一进位信号下拉模块152，用于当所述第一下拉节点QBl的电位或所述第二下拉节点QB2的电位为高电平时，将进位信号的电位拉低为第一低电平VGLl ；
[0169]第一切断控制模块161，用于当所述第一上拉节点Ql的电位为高电平时，导通所述第二控制时钟输入端CLKB与所述切断控制信号输出端IOFF (η)之间的连接，当所述第一下拉节点QBl的电位或第二下拉节点QB2的电位为高电平时，导通所述切断控制信号输出端IOFF (η)与第二低电平输出端VGL2之间的连接；
[0170]第一反馈模块162，用于当所述进位信号为高电平时，将切断控制信号传送至第一上拉节点电位拉升模块101和所述第一上拉节点电位拉低模块102 ；
[0171]栅极扫描信号控制模块171，用于当所述第一上拉节点Ql的电位为高电平时，导通所述第二控制时钟输入端CLKB与所述栅极扫描信号输出端G0_S1 (η)之间的连接；
[0172]输入时钟开关181，用于当所述第一上拉节点Ql的电位为高电平时，导通所述输入时钟端CLKIN (η)与所述输出电平下拉控制端G_VDD之间的连接；[0173]栅极扫描信号下拉模块172，用于当所述第一下拉节点QBl的电位或所述第二下拉节点QB2的电位为高电平时，将栅极扫描信号的电位拉低为第二低电平VGL2 ；
[0174]输出电平上拉模块182，用于当所述输出电平下拉控制端G_VDD输出第二低电平VGL2时，将输出电平上拉为高电平；
[0175]输出电平下拉控制模块183，用于当所述第一下拉节点QBl的电位或所述第二下拉节点QB2的电位为高电平时，将所述输出电平下拉控制端6_￥00的电位拉低为第二低电平 VGL2 ；
[0176]输出电平下拉模块184，用于当所述输出电平下拉控制端G_VDD输出高电平时，将所述输出电平下拉为第二低电平VGL2。
[0177]本发明该实施例所述的栅极驱动电路包括的行像素驱动单元采用两个下拉节点:第一下拉节点QBl和第二下拉节点QB2，以将输出拉低，第一下拉节点QBl和第二下拉节点QB2在非输出时间均为交流且互补，因此可以减少阈值漂移，且对输出拉低不存在间隙，因此可提高稳定性和信赖性。
[0178]本发明该实施例所述的栅极驱动电路包括的行像素驱动单元在工作时，通过调整第一起始信号、第一控制时钟信号、 第二控制时钟信号和输入时钟信号，即可实现对像素的阈值补偿。
[0179]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管或P型晶体管。在本发明实施例提供的驱动电路中，具体采用N型晶体管或P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
[0180]在本发明实施例提供的驱动电路中，N型晶体管的第一极可以是源极，N型晶体管的第二极可以是漏极；p型晶体管的第一极可以是漏极，P型晶体管的第二极可以是源极。[0181 ] 具体的，如图3所示，在本发明实施例所述的栅极驱动电路中，
[0182]所述第一上拉节点电位拉升模块101包括:
[0183]第一上拉节点电位拉升晶体管T101，栅极与第一极和所述第一起始信号输入端STVl连接，第二极与所述第一反馈模块162连接；
[0184]以及，第二上拉节点电位拉升晶体管T102，栅极与所述第一控制时钟输入端CLKA连接，第一极与所述第一上拉节点电位拉升晶体管Tioi的第二极连接，第二极与所述第一上拉节点Ql连接；
[0185]所述上拉节点电位拉低模块102包括:
[0186]第一上拉节点电位拉低晶体管T201，栅极与所述第一下拉节点QBl连接，第一极与所述第一上拉节点Ql连接，第二极与所述第一反馈模块162连接；
[0187]第二上拉节点电位拉低晶体管T202，栅极与所述第一下拉节点QBl连接，第一极与所述第一上拉节点电位拉低晶体管T201的第二极连接，第二极接入第一低电平VGLl ；
[0188]第三上拉节点电位拉低晶体管T203，栅极与所述第二下拉节点QB2连接，第一极与所述第一上拉节点Ql连接，第二极与所述第一反馈模块162连接；
[0189]以及，第四上拉节点电位拉低晶体管T204，栅极与所述第二下拉节点QB2连接，第一极与所述第三上拉节点电位拉低晶体管T203的第二极连接，第二极接入第一低电平VGLl ；
[0190]所述第一下拉节点电位拉低模块12包括:
[0191]第一下拉晶体管T21，栅极与所述第一上拉节点Ql连接，第一极与所述第一下拉节点QBl连接，第二极与所述复位信号输入端RESET (η)连接；
[0192]第二下拉晶体管Τ22，栅极与所述第一上拉节点Ql连接，第一极与所述第一下拉晶体管Τ21的第二极连接，第二极接入第一低电平VGLl ；
[0193]以及，第三下拉晶体管Τ23，栅极与所述第二下拉节点QB2连接，第一极与所述第一下拉节点QBl连接，第二极接入第一低电平VGLl ；
[0194]所述第二下拉节点电位拉低模块13包括:
[0195]第四下拉晶体管Τ31，栅极与所述第一上拉节点Ql连接，第一极与所述第二下拉节点QB2连接，第二极与所述复位信号输入端RESET (η)连接；
[0196]第五下拉晶体管Τ32，栅极与所述第一上拉节点Ql连接，第一极与所述第三下拉晶体管Τ31的第二极连接，第二极接入第一低电平VGLl ；
[0197]以及，第六下拉晶体管Τ33，栅极与所述第一下拉节点QBl连接，第一极与所述第二下拉节点QB2连接，第二极接入第一低电平VGLl。
[0198]如图2所示,所述进位控制模块151包括:
[0199]进位控制晶体管Τ51，栅极与所述第一上拉节点Ql连接，第一极与所述第二控制时钟输入端CLKB连接，第二端与所述进位信号输出端COUT (η)连接；
[0200]所述进位信号下拉模块152包括:
[0201]第一进位信号下拉晶体管Τ521，栅极与所述第一下拉节点QBl连接，第一极与所述进位信号输出端COUT (η)连接，第二极接入第一低电平VGLl ；
[0202]以及，第二进位信号下拉晶体管Τ522，栅极与所述第二下拉节点QB2连接，第一极与所述进位信号输出端COUT (η)连接，第二极接入第一低电平VGLl ；
[0203]所述第一切断控制模块161包括:
[0204]第一切断控制晶体管Τ611，栅极与所述第一上拉节点Ql连接，第一极与所述第二控制时钟输入端CLKB连接，第二极与所述切断控制信号输出端IOFF (η)连接；
[0205]第二切断控制晶体管Τ612，栅极与所述第一下拉节点QBl连接，第一极与所述切断控制信号输出端IOFF (η)连接，第二极接入第一低电平VGLl ；
[0206]以及，第三切断控制晶体管Τ613，栅极与所述第二下拉节点QB2连接，第一极与所述切断控制信号输出端IOFF (η)连接，第二极接入第一低电平VGLl ；
[0207]所述第一反馈模块162包括:
[0208]第一反馈晶体管Τ62，栅极与第一进位信号输出端COUT (η)连接，第一极与所述第一上拉节点电位拉升晶体管TlOl的第二极连接，第二极与所述切断控制信号输出端IOFF(η)连接。
[0209]如图3所示，所述栅极扫描信号控制模块171包括:
[0210]栅极扫描控制晶体管Τ71，栅极与所述第一上拉节点Ql连接，第一极接入所述第二控制时钟信号CLKB，第二极与所述栅极扫描信号输出端G0_S1 (η)连接；
[0211]所述栅极扫描信号下拉模块172包括:[0212]第一输出下拉晶体管T721，栅极与所述第一下拉节点QBl连接，第一极与所述栅极扫描信号输出端G0_S1 (η)连接，第二极接入第二低电平VGL2 ；
[0213]以及，第二输出下拉晶体管Τ722，栅极与所述第二下拉节点QB2连接，第一极与所述栅极扫描信号输出端G0_S1 (η)连接，第二极接入第二低电平VGL2 ；
[0214]所述输入时钟开关181包括输入晶体管Τ81 ；
[0215]所述输入晶体管Τ81，栅极与所述第一上拉节点Ql连接，第一极与CLKIN (η)连接，第二极与G_VDD连接；
[0216]所述输出电平上拉模块182包括:
[0217]输出电平上拉晶体管T82，栅极和第一极接入高电平VDD，第二极与所述输出电平端 G0_ELVDD (η)连接；
[0218]所述输出电平下拉控制模块183包括:
[0219]第一下拉控制晶体管Τ831，栅极与所述第一下拉节点QBl连接，第一极与所述输出电平下拉控制端G_VDD连接，第二极接入第二低电平VGL2 ；
[0220]以及，第二下拉控制晶体管T832，栅极与所述第二下拉节点QB2连接，第一极与所述输出电平下拉控制端G_VDD连接，第二极接入第二低电平VGL2 ；
[0221]所述输出电平下拉模块184包括:
[0222]输出电平下拉晶体管T84，栅极与所述输出电平下拉控制端G_VDD连接，第一极与所述输出电平端G0_ELVDD (η)连接，第二极接入第二低电平VGL2。
[0223]在具体实施时，第一控制时钟信号和第二控制时钟信号互补。
[0224]如图3所示，第一控制时钟开关141包括:
[0225]第一控制晶体管Τ41，栅极和第一极与CLKA连接，第二极与QBl连接；
[0226]第二控制时钟开关142包括:
[0227]第二控制晶体管Τ42，栅极和第一极与CLKB连接，第二极与QB2连接；
[0228]第一存储电容Cl连接于Q与COUT (η)之间。
[0229]在图3所示的实施例中，TlOU Τ102、Τ42、Τ201、Τ202、Τ203和Τ204为P型晶体管，Τ21、Τ22、Τ31、Τ32、Τ41、Τ51、Τ521、Τ522、Τ611、Τ612、Τ613、Τ62、Τ71、Τ721、Τ722、Τ81、Τ82、Τ831、Τ832和Τ84为N型晶体管，在其他实施例中，晶体管的类型也可以变化，只需能达到相同的导通与关断的控制效果即可。
[0230]如图4所示，所述驱动控制单元包括第二起始信号输入端STV2、第三控制时钟输入端CLKC、第四控制时钟输入端CLKD、驱动控制信号输出端G0_S2 (η)和驱动控制信号下拉控制端G_S2 ;所述驱动控制单元分别与所述复位信号输入端RESET (η)、所述进位信号输出端COUT (η)和所述切断控制信号输出端IOFF (η)连接；
[0231]所述驱动控制单元还包括:
[0232]第三上拉节点电位拉升模块103，用于当第三控制时钟信号和第二起始信号为高电平时，将第二上拉节点Q2的电位拉升为高电平；
[0233]第二存储电容C2，连接于第二上拉节点Q2和所述进位信号输出端COUT (η)之间；
[0234]第四上拉节点电位拉低模块104,用于当第三下拉节点QB3的电位或第四下拉节点QB4的电位为高电平时，将所述第二上拉节点Q2的电位拉低为第一低电平VGLl ；
[0235]第三控制时钟开关143，用于在第三控制时钟信号为高电平时导通所述第三控制时钟输入端CLKC与第三下拉节点QB3的连接；
[0236]第四控制时钟开关143，用于在第四控制时钟信号为高电平时导通所述第四控制时钟输入端CLKD与所述第四下拉节点QB4的连接；
[0237]第三下拉节点电位拉低模块14，用于当所述第二上拉节点Q2的电位或所述第四下拉节点QB4的电位为高电平时，将所述第三下拉节点QB3的电位拉低为第一低电平VGLl ；
[0238]第四下拉节点电位拉低模块15，与所述复位信号输入端RESET (η)连接，用于当所述第二上拉节点Q2的电位或所述第三下拉节点QB3的电位为高电平时，将所述第四下拉节点QB4的电位拉低为第一低电平VGLl ；
[0239]第二进位控制模块153，用于当所述第二上拉节点Q2的电位为高电平时，导通所述进位信号输出端COUT (η)与所述第四时钟信号输入端CLKD之间的连接；
[0240]第二进位信号下拉模块154，用于当所述第三下拉节点QB3的电位或所述第四下拉节点QB4的电位为高电平时，将进位信号的电位拉低为第一低电平VGLl ；
[0241]第二切断控制模块163，用于当所述第二上拉节点Q2的电位为高电平时，导通所述第四时钟信号输入端CLKD与所述切断控制信号输出端IOFF (η)之间的连接，当所述第一下拉节点QBl的电位或第二下拉节点QB2的电位为高电平时，导通所述切断控制信号输出端IOFF (η)与第二低电平输出端之间的连接；所述第二低电平输出端输出第二低电平VGL2 ；
[0242]第二反馈模块164，用于当所述进位信号为高电平时，将切断控制信号传送至第二上拉节点电位拉升模块103和所述第二上拉节点电位拉低模块104 ；
[0243]驱动控制子模块191，用于当所述第二上拉节点Q2的电位为高电平时，导通所述第四控制时钟输入端CLKD与所述驱动控制信号下拉控制端G_S2之间的连接；
[0244]驱动控制信号上拉模块192，用于当所述驱动控制信号下拉控制端G_S2输出高电平时，将所述驱动控制信号的电位上拉为高电平VDD ；
[0245]驱动控制信号下拉控制模块193，用于当所述第三下拉节点QB3的电位或所述第四下拉节点QB4的电位为高电平时，将所述驱动控制信号下拉控制端G_S2的电位拉低为第二低电平VGL2 ；
[0246]驱动控制信号下拉模块194，用于当所述驱动控制信号下拉控制端G_S2输出高电平时，将所述驱动控制信号的电位下拉为第二低电平VGL2。
[0247]本发明该实施例所述的栅极驱动电路包括的驱动控制单元采用两个下拉节点:第三下拉节点QB3和第四下拉节点QB4，以将输出拉低，第三下拉节点QB3和第四下拉节点QB4在非输出时间均为交流且互补，因此可以减少阈值漂移，且对输出拉低不存在间隙，因此可提高稳定性和信赖性。
[0248]本发明该实施例所述的栅极驱动电路包括的驱动控制单元在工作时，通过调整第二起始信号、第三控制时钟信号和第四控制时钟信号，即可驱动像素。
[0249]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管或P型晶体管。在本发明实施例提供的驱动电路中，具体采用N型晶体管或P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
[0250]在本发明实施例提供的驱动电路中，N型晶体管的第一极可以是源极，N型晶体管的第二极可以是漏极；p型晶体管的第一极可以是漏极，P型晶体管的第二极可以是源极。
[0251]具体的，如图5所示，在本发明实施例所述的栅极驱动电路包括的驱动控制单元中，
[0252]所述第二上拉节点电位拉升模块103包括:
[0253]第三上拉节点电位拉升晶体管T103，栅极与第一极和所述第二起始信号输入端STV2连接，第二极与所述第二反馈模块164连接；
[0254]以及，第四上拉节点电位拉升晶体管T104，栅极与所述第三控制时钟输入端CLKC连接，第一极与所述第三上拉节点电位拉升晶体管T103的第二极连接，第二极与所述第二上拉节点Q2连接；
[0255]所述第二上拉节点电位拉低模块104包括:
[0256]第五上拉节点电位拉低晶体管T205，栅极与所述第三下拉节点QB3连接，第一极与所述第二上拉节点Q2连接，第二极与所述第二反馈模块164连接；
[0257]第六上拉节点电位拉低晶体管T206，栅极与所述第三下拉节点QB3连接，第一极与所述第三上拉节点电位拉低晶体管T203的第二极连接，第二极接入第一低电平VGLl ；
[0258]第七上拉节点电位拉低晶体管T207，栅极与所述第四下拉节点QB4连接，第一极与所述第二上拉节点Q2连接，第二极与所述第二反馈模块164连接；
[0259]以及，第八上拉节点电位拉低晶体管T208，栅极与所述第四下拉节点QB4连接，第一极与所述第七上拉节点电位拉低晶体管T207的第二极连接，第二极接入第一低电平VGLl ；
[0260]所述第三下拉节点电位拉低模块14包括:
[0261]第七下拉晶体管T27，栅极与所述第二上拉节点Q2连接，第一极与所述第三下拉节点QB3连接，第二极与所述复位信号输入端RESET (η)连接；
[0262]第八下拉晶体管Τ28，栅极与所述第二上拉节点Q2连接，第一极与所述第七下拉晶体管Τ27的第二极连接，第二极接入第一低电平VGLl ；
[0263]以及，第九下拉晶体管Τ29，栅极与所述第三下拉节点QB4连接，第一极与所述第三下拉节点QB3连接，第二极接入第一低电平VGLl ；
[0264]所述第四下拉节点电位拉低模块15包括:
[0265]第十下拉晶体管Τ51，栅极与所述上拉节点Q连接，第一极与所述第二下拉节点QB2连接，第二极与所述复位信号输入端RESET (η)连接；
[0266]第十一下拉晶体管Τ52，栅极与所述上拉节点Q连接，第一极与所述第四下拉晶体管Τ31的第二极连接，第二极接入第一低电平VGLl ；
[0267]以及，第十二下拉晶体管Τ53，栅极与所述第三下拉节点QB3连接，第一极与所述第四下拉节点QB4连接，第二极接入第一低电平VGL1。
[0268]如图5所示，所述第二进位控制模块153包括:
[0269]第二进位控制晶体管Τ52，栅极与所述第二上拉节点Q2连接，第一极与所述第四控制时钟输入端CLKD连接，第二端与所述进位信号输出端COUT (η)连接；[0270]所述第二进位信号下拉模块154包括:
[0271]第三进位信号下拉晶体管T541，栅极与所述第三下拉节点QB3连接，第一极与所述进位信号输出端COUT (η)连接，第二极接入第一低电平VGLl ；
[0272]以及，第四进位信号下拉晶体管Τ542，栅极与所述第四下拉节点QB4连接，第一极与所述进位信号输出端COUT (η)连接，第二极接入第一低电平VGLl ；
[0273]所述第二切断控制模块163包括:
[0274]第四切断控制晶体管Τ631，栅极与所述第二上拉节点Q2连接，第一极与所述第四控制时钟输入端CLKD连接，第二极与所述切断控制信号输出端IOFF(η)连接；
[0275]第五切断控制晶体管Τ632，栅极与所述第三下拉节点QB3连接，第一极与所述切断控制信号输出端IOFF(η)连接，第二极接入第一低电平VGLl ；
[0276]以及，第六切断控制晶体管Τ633，栅极与所述第四下拉节点QB4连接，第一极与所述切断控制信号输出端IOFF(η)连接，第二极接入第一低电平VGLl ；
[0277]所述第二反馈模块164包括:
[0278]第二反馈晶体管Τ64，栅极与所述进位信号输出端COUT (η)连接，第一极与所述第三上拉节点电位拉升晶体管Τ103的第二极连接，第二极与所述切断控制信号输出端IOFF (η)连接。
[0279]如图5所示，驱动控制子模块191包括:驱动控制晶体管Τ91，栅极与所述第二上拉节点Q2连接，第一极与所述第四控制时钟输入端CLKD连接，第二极与所述驱动控制信号下拉控制端G_S2连接；
[0280]所述第二驱动控制信号上拉模块192包括:
[0281]驱动控制上拉晶体管T92，栅极和第一极接入高电平VDD，第二极与所述驱动控制信号输出端G0_S2 (η)连接；
[0282]所述驱动控制信号下拉控制模块193包括:
[0283]第一驱动下拉控制晶体管Τ931，栅极与所述第三下拉节点QB3连接，第一极与所述驱动控制信号下拉控制端G_S2连接，第二极接入第二低电平VGL2 ；
[0284]以及，第二驱动下拉控制晶体管T932，栅极与所述第四下拉节点QB4连接，第一极与所述驱动控制信号下拉控制端G_S2连接，第二极接入第二低电平VGL2 ；
[0285]所述驱动控制信号下拉模块194包括:
[0286]驱动下拉晶体管T94，栅极与所述驱动控制信号下拉控制端G_S2连接，第一极与所述驱动控制信号输出端G0_S1 (η)连接，第二极接入第二低电平VGL2。
[0287]在具体实施时，第一控制时钟信号和第二控制时钟信号互补。
[0288]如图5所示，第三控制时钟开关143包括:
[0289]第三控制晶体管Τ43，栅极和第一极与CLKC连接，第二极与QB3连接；
[0290]第四控制时钟开关144包括:
[0291]第四控制晶体管Τ44，栅极和第一极与CLKD连接，第二极与QB4连接；
[0292]第二存储电容C2连接于Q2与C0UT2 (η)之间。
[0293]在图5 所示的实施例中，Τ103、Τ104、Τ44、Τ205、Τ206、Τ207、Τ208、Τ53、Τ29 为 P 型晶体管，Τ27、Τ28、Τ51、Τ52、Τ43、Τ52、Τ541、Τ542、Τ631、Τ632、Τ633、Τ64、Τ91、Τ92、Τ931、Τ932和Τ94为N型晶体管，在其他实施例中，晶体管的类型也可以变化，只需能达到相同的导通与关断的控制效果即可。
[0294]如图6A所示，由CLKA输入的第一控制时钟信号和由CLKB输入的第二控制时钟信号反相；所述第一控制时钟信号的占空比、所述第二控制时钟信号的占空比和由STVl输入的第一起始信号的占空比为0.5;
[0295]由CLKC输入的第三控制时钟信号和由CLKD输入的第四控制时钟信号反相；
[0296]所述第三控制时钟信号的占空比、所述第四控制时钟信号的占空比和由STVl输入的第二起始信号的占空比小于0.5。
[0297]如图6B所示，G0_S1 (η)与G0_S2 (η)之间的相位关系与图1C中的SI与S2之间的相位关系相同。
[0298]本发明实施例所述的栅极驱动方法，应用上述的栅极驱动电路，包括以下步骤:
[0299]在由第一起始信号输入端输入高电平的下一个时钟周期，栅极扫描信号输出端输出高电平，输出电平端的输出信号与输入时钟信号反相；
[0300]在由第二起始信号输入端输入高电平的下一个时钟周期，驱动控制信号与第二起始信号反相。
[0301]本发明还提供了一种阵列基板行驱动电路，包括多级上述的栅极驱动电路；
[0302]除了第一级栅极驱动电路之外，每一级栅极驱动电路的切断控制信号输出端与上一级栅极驱动电路的复位信号输入端连接；
[0303]除了最后一级栅极驱动电路之外，每一级栅极驱动电路的进位信号输出端与下一级栅极驱动电路的第一起始信号输入端连接。
[0304]实施时，输入第n+1级栅极驱动电路的输入时钟信号CLKINl与输入第η级栅极驱动电路的输入时钟信号CLKIN2信号反相。
[0305]η是大于或等于I的整数，n+1小于或等于所述阵列基板行驱动电路包括的栅极驱动电路的级数。
[0306]图6A是本发明该实施例所述的栅极驱动电路在工作时STVl、STV2、CLKA, CLKB,CLKC, CLKD, CLKINl 和 CLKIN2 的波形图。
[0307]图6B是本发明该实施例所述的阵列基板行驱动电路输出的G0_S1 (n)、G0_S1(n+l)、G0_Sl (n+2、G0_Sl (n+3)、G0_ELVDD (n)、G0_ELVDD (n+l)、G0_ELVDD (n+2)和 G0_ELVDD (n+3)的波形图。
[0308]由于在本发明实施例所述的阵列基板行驱动电路中，上一级栅极驱动电路输出的进位信号接入相邻下一级栅极驱动电路的第一起始信号输入端；
[0309]因此对本发明实施例采用对每一级栅极驱动电路包括的行像素控制单元和驱动控制单元分别采用控制时钟信号，可以使得控制行像素控制单元的控制时钟信号和控制驱动控制单元的控制时钟信号都可以将进位信号上拉为高电平，提高了对于存储电容的预充电时间，进而该进位信号作为第一起始信号输入下一级栅极驱动电路，下一级栅极驱动电路可以输出，这样输入下一级栅极驱动电路的输入时钟信号的调整时间长。本发明实施例所述的栅极驱动电路可以应用于OLED (Organic Light-Emitting Diode,有机发光二极管)显示装置和LTPS (Low Temperature Poly-silicon,低温多晶娃技术)显示装置中。
[0310]本发明还提供了 一种显示装置，包括上述的栅极驱动电路。
[0311]所述显示装置可以为OLED显示装置或LTPS显示装置。[0312]以上所述是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【权利要求】
1.一种栅极驱动电路，与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件；所述行像素驱动模块包括驱动晶体管、驱动模块和补偿模块；所述补偿模块接入栅极扫描信号；所述驱动模块接入驱动控制信号和驱动电平；其特征在于:所述栅极驱动电路包括: 行像素控制单元，用于为所述补偿模块提供所述栅极扫描信号，为所述驱动模块提供所述驱动电平，以控制该补偿模块补偿该驱动晶体管的阈值电压； 以及，驱动控制单元，用于为所述驱动模块提供所述驱动控制信号，以控制所述驱动模块驱动所述发光元件。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述行像素控制单元包括: 所述行像素控制单元包括第一起始信号输入端、第一控制时钟输入端、第二控制时钟输入端、复位信号输入端、输入时钟端、进位信号输出端、切断控制信号输出端、输出电平端、输出电平下拉控制端和栅极扫描信号输出端； 所述行像素控制单元还包括: 第一上拉节点电位拉升模块，用于当第一控制时钟信号和第一起始信号为高电平时，将第一上拉节点的电位拉升为高电平； 第一存储电容，连接于所述第一上拉节点和所述进位信号输出端之间； 第一上拉节点电位拉低模块，用于当第一下拉节点的电位或第二下拉节点的电位为高电平时，将第一上拉节点的电位拉低为第一低电平； 第一控制时钟开关，用于在第一控制时钟信号为高电平时导通所述第一控制时钟输入端与第一下拉节点的连接；· 第二控制时钟开关，用于在第二控制时钟信号为高电平时导通所述第二控制时钟输入端与第二下拉节点的连接； 第一下拉节点电位拉低模块，用于当所述第一上拉节点的电位或所述第二下拉节点的电位为高电平时，将所述第一下拉节点的电位拉低为第一低电平； 第二下拉节点电位拉低模块，与所述复位信号输入端连接，用于当所述第一上拉节点的电位或所述第一下拉节点的电位为高电平时，将所述第二下拉节点的电位拉低为第一低电平； 进位控制模块，用于当所述第一上拉节点的电位为高电平时，导通所述进位信号输出端与所述第二控制时钟输入端之间的连接； 第一进位信号下拉模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将进位信号的电位拉低为第一低电平； 第一切断控制模块，用于当所述第一上拉节点的电位为高电平时，导通所述第二控制时钟输入端与所述切断控制信号输出端之间的连接，当所述第一下拉节点的电位或第二下拉节点的电位为高电平时，导通所述切断控制信号输出端与第二低电平输出端之间的连接； 第一反馈模块，用于当所述进位信号为高电平时，将切断控制信号传送至所述第一上拉节点电位拉升模块和所述第一上拉节点电位拉低模块； 栅极扫描信号控制模块，用于当所述第一上拉节点的电位为高电平时，导通所述第二控制时钟输入端与所述栅极扫描信号输出端之间的连接；输入时钟开关，用于当所述第一上拉节点的电位为高电平时，导通所述输入时钟端与所述输出电平下拉控制端之间的连接； 栅极扫描信号下拉模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将栅极扫描信号的电位拉低为第二低电平； 输出电平下拉控制模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将所述输出电平下拉控制端的电位拉低为第二低电平； 输出电平上拉模块，用于当所述输出电平下拉控制端输出第二低电平时，将输出电平上拉为高电平； 输出电平下拉模块，用于当所述输出电平下拉控制端输出高电平时，将所述输出电平下拉为第二低电平。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述驱动控制单元包括:第二起始信号输入端、第三控制时钟输入端、第四控制时钟输入端、、驱动控制信号输出端和驱动控制信号下拉控制端；所述驱动控制单元分别与所述复位信号输入端、所述进位信号输出端和所述切断控制信号输出端连接； 所述驱动控制单元还包括: 第二上拉节点电位拉升模块，用于当第三控制时钟信号和第二起始信号为高电平时，将第二上拉节点的电位拉升为高电平； 第二存储电容，连接于所述第二上拉节点和所述进位信号输出端之间； 第二上拉节点电位拉低模块，用于当第一下拉节点的电位或第二下拉节点的电位为高电平时，将上拉节点的电位拉低为第一低电平； 第三控制时钟开关，用于在第三控制时钟信号为高电平时导通所述第三控制时钟输入端与第三下拉节点的连接； 第四控制时钟开关，用于在第四控制时钟信号为高电平时导通所述第四控制时钟输入端与第四下拉节点的连接； 第三下拉节点电位拉低模块，用于当所述第二上拉节点的电位或所述第四下拉节点的电位为高电平时，将所述第三下拉节点的电位拉低为第一低电平； 第四下拉节点电位拉低模块，与所述复位信号输入端连接，用于当所述第二上拉节点的电位或所述第三下拉节点的电位为高电平时，将所述第四下拉节点的电位拉低为第一低电平； 第二进位控制模块，用于当所述第二上拉节点的电位为高电平时，导通所述进位信号输出端与所述第四控制时钟输入端之间的连接； 第二进位信号下拉模块，用于当所述第三下拉节点的电位或所述第四下拉节点的电位为高电平时，将进位信号的电位拉低为第一低电平； 第二切断控制模块，用于当所述第二上拉节点的电位为高电平时，导通所述第四控制时钟输入端与所述切断控制信号输出端之间的连接，当所述第三下拉节点的电位或第四下拉节点的电位为高电平时，导通所述切断控制信号输出端与第二低电平输出端之间的连接； 第二反馈模块，用于当所述进位信号为高电平时，将切断控制信号传送至第二上拉节点电位拉升模块和所述第二上拉节点电位拉低模块；驱动控制子模块，用于当所述第二上拉节点的电位为高电平时，导通所述第四控制时钟输入端与所述驱动控制信号下拉控制端的连接； 驱动控制信号下拉控制模块，用于当所述第三下拉节点的电位或所述第四下拉节点的电位为高电平时，将所述驱动控制信号下拉控制端的电位拉低为第二低电平； 驱动控制信号上拉模块，用于当所述驱动控制信号下拉控制端输出高电平时，将所述驱动控制信号的电位上拉为高电平； 驱动控制信号下拉模块，用于当所述驱动控制信号下拉控制端输出高电平时，将所述驱动控制信号的电位下拉为第二低电平。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述第一上拉节点电位拉升模块包括: 第一上拉节点电位拉升晶体管，栅极与第一极和所述第一起始信号输入端连接，第二极与所述第一反馈模块连接； 以及，第二上拉节点电位拉升晶体管，栅极与所述第一控制时钟输入端连接，第一极与所述第一上拉节点电位拉升晶体管的第二极连接，第二极与所述第一上拉节点连接； 所述第一上拉节点电位拉低模块包括: 第一上拉节点电位拉低晶体管，栅极与所述第一下拉节点连接，第一极与所述第一上拉节点连接，第二极与所述第一反馈模块连接； 第二上拉节点电位拉低晶体管，栅极与所述第一下拉节点连接，第一极与所述第一上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平； 第三上拉节点电位拉低晶体管，栅极与所述第二下拉节点连接，第一极与所述第一上拉节点连接，第二极与所述第一反馈模块连接； 以及，第四上拉节点电位拉低晶体管，栅极与所述第二下拉节点连接，第一极与所述第三上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平； 所述第一下拉节点电位拉低模块包括: 第一下拉晶体管，栅极与所述第一上拉节点连接，第一极与所述第一下拉节点连接，第二极与所述复位信号输入端连接； 第二下拉晶体管，栅极与所述第一上拉节点连接，第一极与所述第一下拉晶体管的第二极连接，第二极接入第一低电平； 以及，第三下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述第一下拉节点连接，第二极接入第一低电平； 所述第二下拉节点电位拉低模块包括: 第四下拉晶体管，栅极与所述第一上拉节点连接，第一极与所述第二下拉节点连接，第二极与所述复位信号输入端连接； 第五下拉晶体管，栅极与所述第一上拉节点连接，第一极与所述第四下拉晶体管的第二极连接，第二极接入第一低电平； 以及，第六下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述第二下拉节点连接，第二极接入第一低电平。
5.如权利要求4所述的栅极驱动电路，其特征在于，所述第一进位控制模块包括: 第一进位控制晶体管，栅极与所述第一上拉节点连接，第一极与所述第二控制时钟输入端连接，第二端与所述进位信号输出端连接； 所述第一进位信号下拉模块包括: 第一进位信号下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平； 以及，第二进位信号下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平； 所述第一切断控制模块包括: 第一切断控制晶体管，栅极与所述第一上拉节点连接，第一极与所述第二控制时钟输入端连接，第二极与所述切断控制信号输出端连接； 第二切断控制晶体管，栅极与所述第一下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平； 以及，第三切断控制晶体管，栅极与所述第二下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平； 所述第一反馈模块包括: 第一反馈晶体管，栅极与所述进位信号输出端连接，第一极与所述第一上拉节点电位拉升晶体管的第二极连接，第二极与所述切断控制信号输出端连接。
6.如权利要求5所述的栅极驱动电路，其特征在于， 所述栅极扫描信号控制模块包括: 栅极扫描控制晶体管，栅极与所述第一上拉节点连接，第一极接入所述第二控制时钟信号，第二极与所述栅极扫描信号输出端连接； 所述栅极扫描信号下拉模块包括: 第一输出下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述栅极扫描信号输出端连接，第二极接入第二低电平； 以及，第二输出下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述栅极扫描信号输出端连接，第二极接入第二低电平； 所述输出电平上拉模块包括: 输出电平上拉晶体管，栅极和第一极接入高电平，第二极与所述输出电平端连接； 所述输出电平下拉控制模块包括: 第一下拉控制晶体管，栅极与所述第一下拉节点连接，第一极与所述输出电平下拉控制端连接，第二极接入第二低电平； 以及，第二下拉控制晶体管，栅极与所述第二下拉节点连接，第一极与所述输出电平下拉控制端连接，第二极接入第二低电平； 所述输出电平下拉模块包括: 输出电平下拉晶体管，栅极与所述输出电平下拉控制端连接，第一极与所述输出电平端连接，第二极接入第二低电平。
7.如权利要求6所述的栅极驱动电路，其特征在于， 所述第二上拉节点电位拉升模块包括: 第三上拉节点电位拉升晶体管，栅极与第一极和所述第二起始信号输入端连接，第二极与所述第二反馈模块连接；以及，第四上拉节点电位拉升晶体管，栅极与所述第三控制时钟输入端连接，第一极与所述第三上拉节点电位拉升晶体管的第二极连接，第二极与所述第二上拉节点连接； 所述第二上拉节点电位拉低模块包括: 第五上拉节点电位拉低晶体管，栅极与所述第三下拉节点连接，第一极与所述第二上拉节点连接，第二极与所述第二反馈模块连接； 第六上拉节点电位拉低晶体管，栅极与所述第三下拉节点连接，第一极与所述第五上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平； 第七上拉节点电位拉低晶体管，栅极与所述第四下拉节点连接，第一极与所述第二上拉节点连接，第二极与所述第二反馈模块连接； 以及，第八上拉节点电位拉低晶体管，栅极与所述第四下拉节点连接，第一极与所述第七上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平； 所述第三下拉节点电位拉低模块包括: 第七下拉晶体管，栅极与所述第二上拉节点连接，第一极与所述第三下拉节点连接，第二极与所述复位信号输入端连接； 第八下拉晶体管，栅极与所述第二上拉节点连接，第一极与所述第七下拉晶体管的第二极连接，第二极接入第一低电平； 以及，第九下拉晶体管，栅极与所述第四下拉节点连接，第一极与所述第三下拉节点连接，第二极接入第一低电平； 所述第四下拉节点电位拉低模块包括: 第十下拉晶体管，栅极与所述第二上拉节点连接，第一极与所述第四下拉节点连接，第二极与所述复位信号输入端连接； 第十一下拉晶体管，栅极与所述第二上拉节点连接，第一极与所述第十下拉晶体管的第二极连接，第二极接入第一低电平； 以及，第十二下拉晶体管，栅极与所述第三下拉节点连接，第一极与所述第四下拉节点连接，第二极接入第一低电平。
8.如权利要求7所述的栅极驱动电路，其特征在于， 所述第二进位控制模块包括: 第二进位控制晶体管，栅极与所述第二上拉节点连接，第一极与所述第四控制时钟输入端连接，第二端与所述进位信号输出端连接； 所述第二进位信号下拉模块包括: 第三进位信号下拉晶体管，栅极与所述第三下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平； 以及，第四进位信号下拉晶体管，栅极与所述第四下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平； 所述第二切断控制模块包括: 第四切断控制晶体管，栅极与所述第二上拉节点连接，第一极与所述第四控制时钟输入端连接，第二极与所述切断控制信号输出端连接； 第五切断控制晶体管，栅极与所述第三下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平；以及，第六切断控制晶体管，栅极与所述第四下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平； 所述第二反馈模块包括: 第二反馈晶体管，栅极与所述进位信号输出端连接，第一极与所述第三上拉节点电位拉升晶体管的第二极连接，第二极与所述切断控制信号输出端连接。
9.如权利要求8所述的栅极驱动电路，其特征在于， 所述驱动控制子模块包括:驱动控制晶体管，栅极与所述第二上拉节点连接，第一极与所述第四控制时钟输入端连接，第二极与所述驱动控制信号下拉控制端连接； 所述驱动控制信号上拉模块包括: 驱动控制上拉晶体管，栅极和第一极接入高电平，第二极与所述驱动控制信号输出端连接； 所述驱动控制信号下拉控制模块包括: 第一驱动下拉控制晶体管，栅极与所述第三下拉节点连接，第一极与所述驱动控制信号下拉控制端连接，第二极接入第二低电平； 以及，第二驱动下拉控制晶体管，栅极与所述第四下拉节点连接，第一极与所述驱动控制信号下拉控制端连 接，第二极接入第二低电平； 所述驱动控制信号下拉模块包括: 驱动下拉晶体管，栅极与所述驱动控制信号下拉控制端连接，第一极与所述驱动控制信号输出端连接，第二极接入第二低电平。
10.如权利要求9所述的栅极驱动电路，其特征在于， 所述第一控制时钟信号和所述第二控制时钟信号反相；所述第一控制时钟信号的占空t匕、所述第二控制时钟信号的占空比和所述第一起始信号的占空比为0.5 ； 所述第三控制时钟信号和所述第四控制时钟信号反相； 所述第三控制时钟信号的占空比、所述第四控制时钟信号的占空比和所述第二起始信号的占空比小于0.5。
11.一种栅极驱动方法，应用于如权利要求3至10中任一权利要求所述的栅极驱动电路，其特征在于， 在由第一起始信号输入端输入高电平的下一个时钟周期，栅极扫描信号输出端输出高电平，输出电平端的输出信号与输入时钟信号反相； 在由第二起始信号输入端输入高电平的下一个时钟周期，驱动控制信号与第二起始信号反相。
12.—种阵列基板行驱动电路，其特征在于，包括多级如权利要求2至10中任一权利要求所述的栅极驱动电路； 除了第一级栅极驱动电路之外，每一级栅极驱动电路的切断控制信号输出端与上一级栅极驱动电路的复位信号输入端连接； 除了最后一级栅极驱动电路之外，每一级栅极驱动电路的进位信号输出端与下一级栅极驱动电路的第一起始信号输入端连接。
13.如权利要求12所述的阵列基板行驱动电路，其特征在于， 输入第n+1级栅极驱动电路的输入时钟信号与输入第η级栅极驱动电路的输入时钟信号反相。 η是大于或等于I的整数，n+1小于或等于所述阵列基板行驱动电路包括的栅极驱动电路的级数。
14.一种显示装置，其特征在于，包括如权利要求1至10中任一权利要求所述的栅极驱动电路。
15.如权利要求14所述的显示装置，其特征在于，所述显示装置为有机发光二极管OLED显示装置或低温多晶·硅LTPS显示装置。
【文档编号】G09G3/32GK103714781SQ201310745360
【公开日】2014年4月9日 申请日期:2013年12月30日 优先权日:2013年12月30日
【发明者】曹昆, 吴仲远, 段立业 申请人:京东方科技集团股份有限公司