>[0033]所述第五晶体管T5的栅极电连接所述复位信号端Reset，所述第五晶体管T5的第一极电连接所述第一电位VGL，所述第五晶体管的第二极电连接所述栅极驱动单元的输出端Gn ；
[0034]所述第六晶体管T6的栅极电连接所述第一晶体管Tl和所述第二晶体管T2的第二极，即电路中的P点；所述第六晶体管T6的第一极电连接第一电位VGL，所述第六晶体管T6的第二极电连接所述第一电容Cl的第二极，即电路中的Q点。
[0035]所述第七晶体管T7的栅极电连接所述第一电容Cl的第二极，即电路中的Q点；所述第七晶体管T7的第一极电连接第一电位VGL，所述第七晶体管T7的第二极电连接所述栅极驱动单元的输出端Gn。
[0036]所述第八晶体管T8的栅极电连接第二时钟信号输入端CLK2 ;所述第八晶体管T8的第一极电连接第一电位VGL，所述第八晶体管T8的第二极电连接所述栅极驱动单元的输出端Gn。
[0037]所述第九晶体管T9的栅极电连接所述第一晶体管Tl和所述第二晶体管T2的第二极，即电路中的P点；所述第九晶体管T9的第一极电连接第一时钟信号输入端CLKl，所述第九晶体管T9的第二极电连接所述栅极驱动单元的输出端Gn。
[0038]所述第一电容Cl的第一极电连接所述第九晶体管T9的第一极，即第一时钟信号输入端CLKl ;所述第一电容C2的第二极电连接所述第三晶体管T3的栅极，即电路中的Q点。
[0039]所述第二电容C2的第一极电连接所述第一晶体管Tl和所述第二晶体管T2的第二极，即电路中的P点；所述第二电容C2的第二极电连接所述栅极驱动单元的输出端Gn。
[0040]进一步，上述第一至第九晶体管Tl?T9为N型晶体管(NMOS)，第一电位VGL为低电平电位。
[0041]本发明实施例提供的上述栅极驱动单元，在复位阶段可为复位信号端Reset接入复位信号，即在第四晶体管T4和第五晶体管T5打开，P点和输出端Gn接入第一电位VGL。在复位阶段完成后，即第四晶体管T4和第五晶体管T5关闭后，第一时钟信号输入端CLKl接入第一时钟信号，第二时钟信号输入端CLK2接入第二时钟信号，第二时钟信号与第一时钟信号的相位相反。
[0042]在第一时钟信号输入端CLKl与第二时钟信号输入端CLK2切换复位信号与时钟信号时可以立即切换，也可具有一定的空白阶段。如图3所示，在一帧扫描周期中的第一复位阶段Rl时，复位信号端Reset、第一时钟信号输入端CLKl与第二时钟信号输入端CLK2都接入复位信号；在一帧中的移位阶段S时，第一时钟信号输入端CLKl接入第一时钟信号、第二时钟信号输入端CLK2接入第二时钟信号，且第一时钟信号和第二时钟信号互为反相信号。而第一复位阶段Rl与移位阶段S中有一定的空白区，此时复位信号端Reset、第一时钟信号输入端CLKl与第二时钟信号输入端CLK2都接入低电平电位。在本发明的其他实施例中，也可没有此空白区，即第一复位阶段Rl结束后立即进入移位阶段S。
[0043]图3示出了图2中栅极驱动单元各端口的一种时序图，即当第一扫描信号输入端DIRl接入高电平电位、第二扫描信号输入端DIR2接入低电平电位、第一电位VGL为低电平电位时的时序图，即将第一输入端Gn-1/STVl的信号接入电路。在本发明的其他实施例中，也可为第一扫描信号输入端DIRl接入低电平电位、第二扫描信号输入端DIR2接入高电平电位，即将第二输入端Gn+1/STV2的信号接入电路。
[0044]请继续参考图3，在第一复位阶段Rl时，复位信号端Reset接入复位信号，此时复位信号为高电平电位。此时第四晶体管T4打开、第五晶体管T5打开。第四晶体管T4将第一电位VGL接入的低电平电位接入电路P点，电路进行重置。第五晶体管T5将第一电位VGL接入的低电平电位接入栅极驱动单元的输出端Gn。
[0045]在移位阶段S时，第一电容Cl的第一极电连接第一时钟信号输入端CLK1，此时为低电平电位。第一时钟信号输入端CLKl接入第一时钟信号、第二时钟信号输入端CLK2接入第二时钟信号，第一输入端Gn-1/STVl接入第一输入信号，此时为高电平电位。第一晶体管Tl打开，将第一扫描信号输入端DIRl的高电平电位接入P点。第九晶体管T9打开，将第一时钟信号输入端CLKl接入的第一时钟信号接入栅极驱动单元的输出端Gn ;同时，第二时钟信号输入端CLK2接入的第二时钟信号接入第七晶体管T7的栅极，此时第二时钟信号为高电平电位，第八晶体管T8打开，将第一电位VGL接入的低电平电位传输至栅极驱动单元的输出端Gn。此时第一时钟信号和第一电位均为低电平电位，从而栅极驱动单元的输出端Gn输出低电平电位。第二电容C2的第一极电连接P点，为高电平电位，第二电容C2的第二极电连接栅极驱动单元的输出端Gn，为低电平电位，第二电容C2充电。
[0046]继续参考图3中的移位阶段S，当第一输入端Gn-1/STVl接入的输入信号变为低电平电位时，第一晶体管Tl关闭，P点由于第二电容C2的放电持续保持高电平电位，第九晶体管T9打开将第一时钟信号输入端CLKl接入的第一时钟信号接入栅极驱动单元的输出端Gn ;同时，第二时钟信号输入端CLK2接入的第二时钟信号接入第八晶体管T8的栅极，此时第二时钟信号为低电平电位，第八晶体管T8关闭，不影响栅极驱动单元的输出端Gn的输出；同时Q点保持低电平电位，第三晶体管T3和第七晶体管T7关闭，也不影响栅极驱动单元的输出端Gn的输出；此时第一时钟信号为高电平电位，从而栅极驱动单元的输出端Gn输出高电平电位，即栅极驱动单元在移位阶段S将输入信号的高电平电位平移至输出端Gn输出。
[0047]在第二复位阶段R2时，复位信号端Reset接入复位信号，此时复位信号为高电平电位。此时第四晶体管T4打开、第五晶体管T5打开。第四晶体管T4将第一电位VGL接入的低电平电位接入电路P点，电路进行重置。第五晶体管T5将第一电位VGL接入的低电平电位接入栅极驱动单元的输出端Gn。
[0048]本发明实施例还提供一种栅极驱动电路，包括多个沿第一方向排列级联的本发明实施例提供的栅极驱动单元，以三个栅极驱动单元为例，对本发明实施例提供的一种栅极驱动电路进行说明。
[0049]如图4所示，沿第一方向级联的栅极驱动单元分别为P1、P2、P3，以所述栅极驱动单元Pl为例，包括第一扫描信号输入端、第二扫描信号输入端、第一时钟信号输入端CLK1、第二时钟信号输入端CLK2、复位信号输入端Reset、第一输入端P1-1N1、第二输入端P1-1N2及输出端G1，其中，沿所述第一方向排列的第一级栅极驱动单元Pl的输出端Gl电连接后一级栅极驱动单元P2的第一输入端P2-1N1，栅极驱动单元Pl的第二输入端P1-1N2电连接后一级栅极驱动单元P2的输出端G2 ;沿所述第一方向排列的第一级栅极驱动单元Pl的第一输入端Pl-1Nl与最后一级栅极驱动单元PN的第二输入端PN-1N2彼此电连接并连接至触发信号端；且所述栅极驱动单元Pl…PN的所述复位信号输入端Reset均彼此电连接并连接至复位信号端。
[0050]沿所述第一方向排列的奇数级栅极驱动单元的第一时钟信号输入端彼此电连接并连接至第一时钟信号端，所述奇数级栅极驱动单元的第二时钟信号输入端彼此电连接并连接至第二时钟信号端；沿所述第一方向排列的偶数级栅极驱动单元的第一时钟信号输入端彼此电连接并连接至第二时钟信号端，所述偶数级栅极驱动单元的第二时钟信号输入端彼此电连接并连接至第一时钟信号端。请继续参考图4，沿第一方向的第一级栅极驱动