像素阵列的制作方法

专利名称：像素阵列的制作方法
像素阵列
技术领域：
本发明涉及一种显示阵列，特别是涉及一种像素阵列。
背景技术：
—般而言，平面显示器中主要是由一显示面板以及多个驱动芯片(Driver IC)所构成，其中显示面板上具有像素阵列，而像素阵列中的像素是通过对应的扫描线以及对应的数据线所驱动。为了使得平面显示器的产品更为普及，业者皆如火如荼地进行降低成本作业，近年来一种数据驱动芯片减半(half source driver)的架构设计被提出，其主要是利用像素阵列上的布局来降低数据驱动芯片的使用量。 图1A是现有的一种像素阵列的示意图。请参考图l，在现有的一种像素阵列100a的设计中，两条扫描线120a位于相邻两列像素130a、130b之间，其中二像素130a、130b中的主动元件140、 150的栅极142、 152分别位于扫描线120a的两侧。在具有上述架构的主动元件140、 150的制作流程中，主动元件140、 150的栅极142、 152与主动元件140、 150的源极144U54、漏极146U56是以不同的掩模工艺进行制作的。然而，当机台的精密度不足或是工艺上的对位误差时，主动元件140、 150的栅极142、 152与源极144U54、漏极146、156之间会产生相对位移而使主动元件140、 150的特性偏离原有的设计值。此时，由于栅极142、 152分设于对应扫描线120a的两侧，当主动元件140、 150的栅极142、 152与漏极146、156产生相对位移时，像素130a、130b中的主动元件140、 150的栅极142、 152与漏极146、156的重叠面积变化皆不相同，若朝向像素130b的方向偏移时，则位于扫描线120a —侧的像素130a的栅极-漏极寄生电容Cgd(parasitic capacitance, Cgd)变大，而位于扫描线120a另一侧的像素130b的栅极-漏极寄生电容Cgd则变小，导致像素130a、130b中的栅极_漏极寄生电容Cgd不同。如此一来，由于上述工艺上的误差所造成栅极_漏极寄生电容Cgd的差异性大，因此，此像素阵列100a在显示过程中易产生显示亮度不均匀的问题。
为了减少像素间栅极_漏极寄生电容Cgd的差异，美国专利第USPatentNo. 6， 583， 777号中提出一种像素阵列结构。请参考图1B，像素阵列100b具有多个不规则排列的像素R、G、B以及分别与像素R、G、B连接的扫描线110b与数据线120b。其中，扫描线110b沿着列方向直线延伸，而数据线120b沿着行方向直线延伸且扫描线110b垂直相交。然而，由于像素R、G、B呈现不规则排列，在显示的过程中容易产生色彩表现上有明显不足的现象。此外，由于每一像素R、G、B中皆横跨三条扫描线110b，因此，此像素阵列的设计会降低开口率，而使得其应用于显示器时出现亮度不足、显示品质较差的现象。

发明内容
本发明提供一种像素阵列，其可以减少栅极-漏极寄生电容的差异，因而有助于提高显示品质。 本发明提出一种像素阵列，其包括多条扫描线、多条数据线以及多个像素。扫描线沿着列方向曲折延伸。数据线沿着行方向延伸并与扫描线相交。像素与扫描线以及数据线连接，排列于第n列中的每一像素包括一第一子像素以及一第二子像素。第一子像素包 括一第一晶体管与一第一像素电极，其中第一晶体管的一第一栅极与第(n+1)条扫描线连 接，而第一晶体管的一第一漏极与第一像素电极连接。第二子像素包括一第二晶体管与一 第二像素电极，其中第二晶体管的一第二栅极与第n条扫描线连接，第二晶体管的一第二 漏极与第二像素电极连接，第一晶体管的一第一源极以及第二晶体管的一第二源极连接至 数据线中的同一条数据线。 在本发明的一实施例中，上述第一晶体管与第二晶体管的布局型态是以对应的扫 描线为基准向上凸出的型态。 在本发明的一实施例中，上述第一晶体管与第二晶体管的布局型态是以对应的扫 描线为基准向下凸出的型态。 在本发明的一实施例中，上述在排列于同一列的像素中，第一晶体管与第二晶体 管位于该列像素的同一侧。 在本发明的一实施例中，上述每一第一像素电极或每一第二像素电极的三个侧边 被对应的上一条扫描线围绕。 在本发明的一实施例中，上述每一扫描线在像素阵列上呈一方波形。
在本发明的一实施例中，上述每一扫描线包括多个第一导线以及多个第二导线。 第一导线沿着列方向延伸。第二导线沿着行方向延伸。第一导线与第二导线交替地连接。
在本发明的一实施例中，上述部分第二导线被第一像素电极或第二像素电极其中 之 一覆盖。 在本发明的一实施例中，上述第二导线位于同一像素中的第一子像素与第二子像 素之间以及相邻两像素之间。 在本发明的一实施例中，上述每一第一导线的长度实质上大于等于其中一个像素
电极的宽度，而每一第二导线的长度实质上大于等于其中一个像素电极的长度。 在本发明的一实施例中，上述每一扫描线还包括多个第一分支以及多个第二分
支。第一分支连接部分第一导线且沿着行方向延伸。第二分支连接部分第一导线且沿着行
方向延伸。第一分支与第二分支实质上平行于第二导线。 在本发明的一实施例中，上述位于同一像素中的部分第一分支与部分第二分支被 第二像素电极覆盖。 在本发明的一实施例中，上述的与同一条数据线连接的像素分布于条数据线之两 在本发明的一实施例中，上述在排列于同一列的像素中，位于偶数行的部分像素
与其中一条扫描线连接，而位于奇数行的部分像素与另一条扫描线连接。 在本发明的一实施例中，上述在排列于第n列的每一像素中，第一晶体管与第二
晶体管分别具有一第一通道层以及一第二通道层，第一通道层位于第(n+1)条扫描线上
方，第二通道层位于第n条扫描线上方。第一漏极自第一通道层沿着一第一方向与第一像
素电极连接，第二漏极自第二通道层沿着一第二方向与第二像素电极连接，且第一方向与
第二方向相同。 在本发明的一实施例中，上述在排列于同一列的像素中，第一与第二子像素的中 心点的连线趋近于同一条直线。
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在本发明的一实施例中，上述在每一像素中，第一晶体管的形状与第二晶体管的 形状为以数据线为基准呈镜像的形式。 在本发明的一实施例中，上述第一子像素还包括一第一电容电极，电性连接第一 像素电极，且第一电容电极与数据线属同一膜层并与上一条扫描线部分重叠，以构成一第 一储存电容。第二子像素还包括一第二电容电极，电性连接第二像素电极，且第二电容电极 与数据线属同一膜层并与上一条扫描线部分重叠，以构成一第二储存电容。
基于上述，本发明的像素阵列将扫描线设计为曲折的布局方式，并将与同一数据 线连接的第一子像素与第二子像素皆配置于该条数据线的两侧。同时，将位于同一像素中 的第一晶体管的第一栅极与第(n+1)条扫描线连接，将第二晶体管的第二栅极与第n条扫 描线连接。因此，本发明的像素阵列的设计除了可以大幅减少数据线的布局数量，以减少制 造成本外，更有效提升开口率使画面显示亮度得到明显的提升外，亦可提高显示器的色彩 表现能力。另外，由于晶体管的漏极对应的像素电极的延伸方向皆相同，因此在制作晶体管 上膜层之间有对位偏差时，整体像素中的栅极-漏极寄生电容(Cgd)的差异小。如此一来， 当本发明的像素阵列应用于显示器时，有助于提高显示器的显示均匀性，即可以避免产生 闪烁(flicker)而造成亮度不均匀的问题。 为让本发明之上述特征和优点能更明显易懂，下文特举实施例，并配合所附图示 作详细说明如下。


图1A是现有的一种像素阵列的示意图。 图1B是现有的另一种像素阵列的示意图。 图2A是本发明一实施例的一种像素阵列的示意图。 图2B绘示了图2A的像素阵列的扫描线的示意图。 图2C是本发明另一实施例的一种像素阵列的示意图。 图2D是本发明又一实施例的一种像素阵列的示意图。 图3A是本发明一实施例的一种像素阵列的示意图。 图3B是沿图3A的线A-A'以及线B-B'的剖面示意图。 图3C是本发明另一实施例的一种像素阵列的示意图。
具体实施方式

下面结合

对本发明的具体实施方式
进行详细说明。 图2A为本发明一实施例的一种像素阵列的示意图。图2B绘示了图2A的像素阵 列的扫描线的示意图。请同时参考图2A与图2B，在本实施例中，像素阵列200a包括多条扫 描线210、多条数据线220以及多个像素230。为方便说明，令像素阵列200a上具有一列方 向Ll以及一行方向L2，且列方向Ll实质上正交于行方向L2。 如图2B所示，本实施例的扫描线210大体上是沿着列方向L1曲折延伸，且为方便 说明，下文将以扫描线210是由多条第一扫描线210a与多条第二扫描线210b所构成为例 进行说明。换言之，扫描线210在宏观上而言是彼此平行地往列方向Ll延伸，在微观上而 言，扫描线210是大体上呈一方波形在基板上蜿蜒延伸。
更具体而言，在本实施例中，每一第一扫描线210a (或第二扫描线210b)包括多个 第一导线212、多个第二导线214、多个第一分支216以及多个第二分支218。第一导线212 实质上沿着列方向LI延伸，而第二导线214实质上沿着行方向L2延伸。特别是，第一导线 212与第二导线214交替地连接，使第一扫描线210a实质上呈方波形。当然，在其他实施例 中，第一扫描线210a亦可呈现锯齿形状或呈S形的形状。第一分支216连接部分第一导线 212且实质上沿着行方向L2延伸。第二分支218连接部分第一导线212且沿着行方向L2 延伸。其中，第一分支216与第二分支218实质上平行于第二导线214，且第一扫描线210a 于邻近第二扫描线210b的每一段第一导线212上连接一个第一分支216与一个第二分支 218，以使第一扫描线210a的第一分支216与第二扫描线210b的第二导线214实质上位于 数据线的两侧。因此，各子像素邻近数据线可通过第一分支216与第二分支218进一步达 到避免侧向漏光的效果。 请再参考图2A与图2B，本实施例中的数据线220实质上沿着行方向L2延伸并与 第一扫描线210a以及第二扫描线210b相交以定义出多个像素区域。在本实施例中，数据 线220与第一扫描线210a及第二扫描线210b相交(intersect)但并未电性连接。像素阵 列200a中的各像素230与对应的第一扫描线210a、第二扫描线210b以及数据线220连接， 且排列于第n列中的每一像素230包括一第一子像素310以及一第二子像素320。第一子 像素310包括一第一晶体管312与一第一像素电极314，其中第一晶体管312具有一第一通 道层312a、一第一栅极312b、一第一漏极312c以及一第一源极312d。第一通道层312a位 于第(n+l)条扫描线210(即第二扫描线210b)上方，而第一栅极312b与第(n+l)条扫描 线210(即第二扫描线210b)连接。第一漏极312c与第一像素电极314连接，且第一漏极 312c自第一通道层312a沿着一第一方向Dl与第一像素电极314连接，意即第一画素电极 314对应第(n+l)条扫描线210(即第二扫描线210b)。第一像素电极314的三个侧边被对 应的上一条扫描线210(即第一扫描线210a)围绕。 另一方面，第二子像素320包括一第二晶体管322与一第二像素电极324，其中第 二晶体管322具有一第二通道层322a、一第二栅极322b、一第二漏极322c以及一第二源 极322d。第二通道层322a位于第n条扫描线210 (即第一扫描线210a)上方，而第二栅极 322b与第n条扫描线210(即第一扫描线210a)连接。第二漏极322c与第二像素电极324 连接，且第二漏极322c自第二通道层322a沿着一第二方向D2与第二像素电极324连接， 意即第二画素电极324对应第n条扫描线210 (即第一扫描线210a)。特别的是，第一方向 D1与第二方向D2相同。即，第一方向D1与第二方向D2实质上平行。第二像素电极324的 三个侧边被对应的对应的上一条扫描线(未绘示)围绕。 具体来说，第一晶体管312与第二晶体管322的布局型态是以分别对应第二扫描 线210b与第一扫描线210a的基准向上凸出的型态，因此，在本实施例中，第n列的像素是 位于第n条扫描线210所围绕的区域内，位于第n列的第一子像素310与第二子像素320 中，第一栅极312b与第(n+l)条扫描线210(即第二扫描线210b)连接，而第二栅极322b 与第n条扫描线210 (即第一扫描线210a)连接，换而言之，与第一栅极312b相连接的扫描 线210为与第二栅极322b相连接的扫描线210的下一条，且由于n为任意的正整数，本领 域的技术人员亦可称第一栅极312b与第n条扫描线210连接，而第二栅极322b与第(n-l) 条扫描线210连接，本发明并不以此限定。当然，在其他实施例中，请参考图2C，像素阵列200b，第一晶体管312'与第二晶体管322'的布局型态亦可是以分别对应第二扫描线210b 与第一扫描线210a的基准向下凸出的型态。也就是说，第n列的像素是位于第n条扫描线 210所围绕的区域内，在第n列像素中，第一栅极312b'会与第n条扫描线210连接，而第 二栅极322b'会与第(n-1)条扫描线210连接，换而言之，与第一栅极312b'相连接的扫描 线210同样为与第二栅极322b'相连接的扫描线210的下一条，且由于n为任意的正整数， 本领域的技术人员亦可称第一栅极312b与第n条扫描线210连接，而第二栅极322b与第 (n+1)条扫描线210连接，本发明并不以此限定。此外，在此领域的技术人员皆知本发明所 提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」等，仅是参考附加图式的方向。 因此，使用的方向用语是用来说明，而非用来限制本发明。换而言之，若将图2A的图示旋转 180度，亦可得到第一晶体管312与第二晶体管322的布局型态是以分别对应第二扫描线 210b与第一扫描线210a的基准向下凸出的型态，请参考图2D。再者，在本实例中，第一晶 体管312的第一源极312d以及第二晶体管322的第二源极322d连接至数据线220中的同 一条数据线220a。 具体而言，如图2A所示，第二导线214是位于同一像素230中的第一子像素310 与第二子像素320之间以及相邻两像素230之间。其中，每一第一导线212的长度实质上 大于等于第一像素电极314(或第二像素电极324)的宽度，而每一第二导线214的长度实 质上大于等于第一像素电极314(或第二像素电极324)的长度。此外，本实施例的数据线 220a实质上与第一扫描线210a以及第二扫描线210b相交，其中与同一条数据线220a连接 的第一子像素310与第二子像素320分布于该数据线220a之两侧，且第一子像素310与第 二子像素320实质上可算是位于同一列中。在本实例排列于同一列的像素230中，位于偶 数行的部分像素230与其中一条扫描线210连接，而位于奇数行的部分像素230与另一条 扫描线210连接。也就是说，位于偶数行的第二子像素320与第一扫描线210a电性连接， 而位于奇数行的第一子像素310与第二扫描线210b电性连接。 此外，第一晶体管312的第一栅极312b实质上与第二条扫描线210b连接，而第二 晶体管322的第二栅极322b实质上与第一条扫描线210a连接。在排列于同一列的像素 230中，第一晶体管312与第二晶体管322位于列像素230的同一侧，且在每一像素230中， 第一晶体管312是第二晶体管322水平翻转180度的形式。S卩，第一晶体管312的形状与 第二晶体管322的形状以数据线220a为基准线呈镜像且稍微错位的形式。换言之，上述所 述的第一晶体管312与第二晶体管322的布局实质上相同，即第一通道层312a与第二通道 层322a的形状、第一漏极312c与第二漏极322c往对应第一像素电极314与第二像素电极 324的延伸方向以及第一源极312d与第二源极322d的形状等皆相同。另外，第一像素电极 314与第二像素电极324覆盖部分第二导线214，其中第二像素电极324亦覆盖位于同一像 素230中的部分第一分支216与部分第二分支218。 另外，在本实施例中，在排列于同一列的像素230中，第一子像素310与第二子像 素320的中心点的连线趋近于同一条直线。具体来说，在第一子像素310与第二子像素320 所构成的像素230中，位于奇数行的第一子像素310与位于偶数行的第二子像素320并非 完全对齐。第一子像素310的中心点的连线为Tl，而第二子像素320的中心点的连线为 T2，其中连线Tl与连线T2的偏移程度S为第一子像素310或第二子像素320长度的3%至 50% 。由于偏移程度S不大，因此第一子像素310与第二子像素320可算是位于同一列中。
值得注意的是，在本实施例中，由于第一漏极312c往对应第一像素电极314的延 伸方向与第二漏极322c往对应第二像素电极324的延伸方向相同。因此，即使于制作晶体 管时不同膜层之间发生对位偏差或是因机台精度的公差而产生些许偏移时，栅极_漏极寄 生电容(Cgd)的变化可较为一致，此处所谓变化较为一致是指像素阵列200a上的每一像素 230的栅极-漏极寄生电容(Cgd)会同时变大或同时变小。如此一来，相邻两像素230之间 的亮度差异较小，且当像素阵列200a应用于显示器(未绘示)时有助于提高显示器的显示 均匀性，即可以避免产生闪烁(flicker)而造成亮度不均匀的问题。 此外，由于本实施例的像素阵列200a将扫描线210设计为曲折的布局方式，并将 与同一数据线220a连接的第一子像素310与第二子像素320皆配置于该条数据线220a的 两侧。同时，将位于同一像素230中的第一晶体管312的第一栅极312b与第二扫描线210b 连接，将第二晶体管322的第二栅极322b与第一扫描线210a连接。此设计除了可以大幅 减少数据线220的布局数量外，亦可有效提升开口率，以使画面显示亮度得到明显的提升。 另外，本实施例的像素230基本上可算是位于同一列上，且由第一子像素310与第二子像素 320所组成的每一像素230基本上呈现矩形，因此相较于现有的像素阵列100而言，本实施 例可有效提升画面的色彩表现能力。 图3A为本发明一实施例的一种像素阵列的示意图。图3B为沿图3A的线A_A'以 及线B-B'的剖面示意图。请同时参考图3A与图3B，本实施例的像素阵列200c与上述像 素阵列200a相似。本实施例的像素阵列200c中，縮减相邻像素之间的间隙D，如此一来， 在相同的布局空间中，由于相邻像素间的间隙D变小，因此像素的面积即可增大，进而增加 像素的开口率。此外，在本实施例高开口率的像素阵列200c中，具有高覆盖特性的介电 层240还覆盖于第一晶体管312"与第二晶体管322"上，且介电层240亦可视为一平坦层 (overcoating)，因此第一像素电极314"与第二像素电极324"的布局可进一步延伸至对应 扫描线210的上方，以进一步提高像素的开口率。值得注意的是，在本实施例中，第一像素 电极314"与第二像素电极324"仅绘示覆盖部分第n条扫描线以及第(n+l)条扫描线。然 而，在其他实施例中，请参考图3C，第一像素电极314'"与第二像素电极324'"亦可覆盖整 个第一子像素310'"与第二子像素320'"的周围。 为了进一步增进第一子像素310"与第二子像素320"的储存电容，第一子像素 310"还包括一第一电容电极316，而第二子像素320"还包括一第二电容电极326。详细来 说，第一电容电极316电性连接第一像素电极314"，且第一电容电极316与上一条扫描线 210 (即第n条扫描线210)部分重叠，以构成一第一储存电容Cl，即第一储存电容Cl的下电 极为部分上一条扫描线210，其上电极为第一电容电极316，且上电极与数据线220属同一 膜层。第二电容电极326电性连接第二像素电极324"，且第二电容电极326与上一条扫描 线210(即第(n-l)扫描线210)部分重叠，以构成一第二储存电容C2，即第二储存电容C2 的下电极为部分上一条扫描线210，其上电极为第二电容电极326，且上电极与数据线220 属同一膜层。详言之，请继续参照图3A与图3B，在第n列中的第一子像素310"中，第一像 素电极314"透过介电层240的第一接触窗242而与第一晶体管312"电性连接，并透过介 电层240的第二接触窗244而与第一电容电极316电性连接。在实际的运作机制上，施加 一开启电压电平于第(n+l)条扫描线210(即第二扫描线210b)以开启第一晶体管312"， 接着自数据线220a输入一数据电压，此数据电压经由开启的第一晶体管312"以及介电层240的第一接触窗242传递至第一像素电极314"上。并且，具有该数据电压的第一像素电 极314"透过介电层240的第二接触窗244而将此数据电压传递至第一电容电极316，使得 第一像素电极314"与第一电容电极316等电位，因此第(n+l)条扫描线210(即第二扫描 线210b)、第一电容电极316以及位于第(n+l)条扫描线210(即第二扫描线210b)与第一 电容电极316之间的闸绝缘层318共同构成第一子像素310"的第一储存电容Cl，而第一储 存电容Cl用以在第一晶体管312"关闭的其间稳定第一像素电极314"的数据电压，提升显 示品质。如此一来，第一子像素310"可兼具高开口率以及高储存电容值。同理，第二子像 素320"的运作机制与第一子像素310"类似，不再赘述。 综上所述，本发明的像素阵列将扫描线设计为曲折的布局方式，并将与同一数据 线连接的第一子像素与第二子像素皆配置于该条数据线的两侧。同时，将位于同一像素中 的第一晶体管的第一栅极与第(n+l)条扫描线连接，将第二晶体管的第二栅极与第n条扫 描线连接。因此，本发明的像素阵列的设计除了可以大幅减少数据线的布局数量，以有效提 升开口率使画面显示亮度得到明显的提升外，亦可提高显示器的色彩表现能力。另外，由于
晶体管的漏极往对应的像素电极的延伸方向皆相同，因此当于制作晶体管上膜层之间有对 位偏差时，整体像素中的栅极-漏极寄生电容(Cgd)的差异小。如此一来，本发明的像素阵 列应用于显示器时有助于提高显示器的显示均匀性，即可以避免产生闪烁(flicker)而造 成亮度不均匀的问题。 在上述实施例中，仅对本发明进行了示范性描述，但是本领域技术人员在阅读本 专利申请后可以在不脱离本发明的精神和范围的情况下对本发明进行各种修改。
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权利要求
一种像素阵列，其特征在于，该像素阵列包括多条扫描线，沿着列方向曲折延伸；多条数据线，沿着行方向延伸并与该多条扫描线相交；多个像素，与该多条扫描线以及该多条数据线连接，排列于第n列中的各该像素包括一第一子像素，包括一第一晶体管与一第一像素电极，其中该第一晶体管的一第一栅极与第(n+1)条扫描线连接，而该第一晶体管的一第一漏极与该第一像素电极连接；以及一第二子像素，包括一第二晶体管与一第二像素电极，其中该第二晶体管的一第二栅极与第n条扫描线连接，该第二晶体管的一第二漏极与该第二像素电极连接，该第一晶体管的一第一源极以及该第二晶体管的一第二源极连接至该多条数据线中的同一条数据线。
2. 根据权利要求1所述的像素阵列，其中该第一晶体管与该第二晶体管的布局型态是以对应的扫描线为基准向上凸出的型态。
3. 根据权利要求1所述的像素阵列，其中该第一晶体管与该第二晶体管的布局型态是以对应的扫描线为基准向下凸出的型态。
4 根据权利要求1所述的像素阵列，其中在排列于同一列的像素中，该多个第一晶体管与该多个第二晶体管位于该列像素的同一侧。
5. 根据权利要求1所述的像素阵列，其中每一第一像素电极或每一第二像素电极的三个侧边被对应的上一条扫描线围绕。
6. 根据权利要求5所述的像素阵列，其中每一扫描线在像素阵列上呈一方波形。
7. 根据权利要求1所述的像素阵列，其中各该扫描线包括多个第一导线，沿着该列方向延伸；以及多个第二导线，沿着该行方向延伸，其中，该多个第一导线与该多个第二导线交替地连接。
8. 根据权利要求7所述的像素阵列，其中部分该多个第二导线被该第一像素电极或该第二像素电极其中之一覆盖。
9. 根据权利要求7所述的像素阵列，其中该多个第二导线位于同一像素中的该第一子像素与该第二子像素之间以及相邻两像素之间。
10. 根据权利要求7所述的像素阵列，其中各该第一导线的长度实质上大于等于其中一个像素电极的宽度，而各该第二导线的长度实质上大于等于其中一个像素电极的长度。
11. 根据权利要求7所述的像素阵列，其中各该扫描线还包括多个第一分支，连接部分该多个第一导线且沿着该行方向延伸；以及多个第二分支，连接部分该多个第一导线且沿着该行方向延伸，其中，该多个第一分支与该多个第二分支实质上平行于该多个第二导线。
12. 如申请专利范围第ll项所述的像素阵列，其中位于同一像素中的部分该第一分支与部分该第二分支被该第二像素电极覆盖。
13. 根据权利要求1所述的像素阵列，其中与同一条数据线连接的像素分布于该条数据线的两侧。
14. 根据权利要求1所述的像素阵列，其中在排列于同一列的像素中，位于偶数行的部分像素与其中一条扫描线连接，而位于奇数行的部分像素与另一条扫描线连接。
15. 根据权利要求1所述的像素阵列，其中在排列于第n列的各该像素中，该第一晶体管与该第二晶体管分别具有一第一通道层以及一第二通道层，该第一通道层位于第(n+1) 条扫描线上方，该第二通道层位于第n条扫描线上方，该第一漏极自该第一通道层沿着一 第一方向与该第一像素电极连接，该第二漏极自该第二通道层沿着一第二方向与该第二像 素电极连接，且该第一方向与该第二方向相同。
16. 根据权利要求1所述的像素阵列，其中在排列于同一列的像素中，该多个第一与第 二子像素的中心点的连线趋近于同一条直线。
17. 根据权利要求1所述的像素阵列，其中在各该像素中，该第一晶体管的形状与该第 二晶体管的形状为以该数据线为基准呈镜像的形式。
18. 根据权利要求1所述的像素阵列，其中该第一子像素还包括一第一电容电极，电性 连接该第一像素电极，且该第一电容电极与该数据线属同一膜层并与上一条扫描线部分重 叠，以构成一第一储存电容，而该第二子像素还包括一第二电容电极，电性连接该第二像素 电极，且该第二电容电极与该数据线属同一膜层并与上一条扫描线部分重叠，以构成一第 二储存电容。
全文摘要
本发明提供一种像素阵列，其包括多条沿着列方向曲折延伸的扫描线、多条沿着行方向延伸的数据线及多个与扫描线及数据线连接的像素。排列于第n列中的每一像素包括一第一子像素以及一第二子像素。第一子像素包括一第一晶体管与一第一像素电极。第一晶体管的第一栅极与第(n+1)条扫描线连接。第一晶体管的第一漏极与第一像素电极连接。第二子像素包括一第二晶体管与一第二像素电极。第二晶体管的第二栅极与第n条扫描线连接。第二晶体管的第二漏极与第二像素电极连接。第一晶体管的第一源极及第二晶体管的第二源极连接至数据线中的同一条数据线。
文档编号G02F1/1362GK101710477SQ20091022449
公开日2010年5月19日 申请日期2009年11月18日 优先权日2009年11月18日
发明者柳智忠 申请人:深超光电(深圳)有限公司