像素阵列的制作方法
【专利摘要】本发明公开了一种像素阵列包括多个像素单元。每一像素单元包括主动元件、主像素电极及次像素电极、信号线、分享开关元件、第一电容Cpp以及第二电容Ccc。分享开关元件的栅极与信号线电性连接。分享开关元件的源极与主动元件以及次像素电极电性连接。第一电容Cpp的一端与分享开关元件的源极以及次像素电极电性连接。第一电容Cpp的另一端与下一个像素单元的主像素电极电性连接。第二电容Ccc的一端与分享开关元件的漏极电性连接。第二电容Ccc的另一端与下一个像素单元的主像素电极电性连接。5％≦(Ccc/Cpp)≦25％。
【专利说明】像素阵列
【技术领域】
[0001]本发明是有关于一种电子元件阵列，且特别是有关于一种像素阵列。
【背景技术】
[0002]随着液晶显示器不断地朝向大尺寸的规格发展，为了克服大尺寸显示下的视角问题，液晶显示面板的广视角技术也必须不断地进步与突破。举例而言，多域垂直配向式(Mult1-domain Vertical Alignment, MVA)液晶显示面板以及进阶型多域垂直配向式(Advanced MVA，AMVA)液晶显示面板即为现行常见的广视角技术。由于进阶型多域垂直配向式(AMVA)液晶显示面板能够有效改善多域垂直配向式(MVA)液晶显示面板的色偏问题(color washout)。因此,高阶显示产品多采用进阶型多域垂直配向式(AMVA)液晶显示面板做为其显示面板。
[0003]消费者除了要求高阶显示产品能够显示品质优良的二维画面外，更希望高阶显示产品能够提供高解析度的三维画面。为了提升高阶显示产品显示三维画面的解析度，高阶显示产品的显示面板同时采用特殊的像素阵列结构以及特殊的驱动方法，以达成之。然而，当上述高阶显示产品的显示面板切换至二维显示模式并显示全面低灰阶画面时(即显示面板的所有像素单元皆显示相同的一个低亮度时)，显示面板的特定位置上会出现不正常的亮暗线，而严重影响显示品质。
【发明内容】
[0004]本发明提供一种像素阵列，利用此像素阵列形成的显示面板显示品质佳。
[0005]本发明提供一种像素阵列，包括多个像素单元，其中每一个像素单元包括扫描线以及数据线、与扫描线以及数据线电性连接的主动元件、分别与主动元件电性连接且彼此分离开来的主像素电极以及次像素电极、与扫描线平行设置的信号线、包括栅极、源极以及漏极的分享开关元件、与分享开关元件的漏极电性连接的分享电容器、第一电容Cpp以及第二电容Ccc。分享开关元件的栅极与信号线电性连接。分享开关元件的源极与主动元件以及次像素电极电性连接。第一电容Cpp的一端与分享开关元件的源极以及次像素电极电性连接。第一电容Cpp的另一端与下一个像素单元的主像素电极电性连接。第二电容Ccc的一端与分享开关元件的漏极电性连接。第二电容Ccc的另一端与下一个像素单元的主像素电极电性连接。5%兰(Ccc/Cpp)兰25%。
[0006]基于上述，本发明一实施例的像素阵列将(Ccc/Cpp)设计在特定的5%至25%的范围内，透过第二电容电容Ccc、第一电容Cpp的自我补偿机制，下一像素单元的液晶电容上的电压便不易过度影响一像素单元的液晶电容上的电压，从而改善了现有技术中的亮暗线问题。
[0007]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【专利附图】
【附图说明】
[0008]图1为本发明一实施例的像素阵列的示意图。
[0009]图2示出图1的像素阵列切换至二维显示模式时分别输入至多条扫描线与多条信号线的多个扫描信号与多个开关信号。
[0010]图3示出图1的像素阵列切换至三维显示模式时分别输入至多条扫描线与多条信号线的多个扫描信号与多个开关信号。
[0011]图4示出图1的位于同一行且相邻的二个像素单元的布局图。
[0012]图5为图4的二个像素单元的等效电路示意图。
[0013]图6为图4的部分区域R的放大示意图。
[0014]图7示出(Ccc/Cpp)与(dL/L)之间的关系。
[0015]图8示出图1位于同一行且相邻的二个像素单元的另一种布局图。
[0016]图9为图8的部分区域Q的放大示意图。
[0017]其中，附图标记:
[0018]1000:像素阵列
[0019]100A?100D:像素单元
[0020]102:上电极
[0021]104:下电极
[0022]A:重复单元
[0023]Cl ?C6:列
[0024]Cm:主储存电容器
[0025]Cs:次储存电容器
[0026]Ccs:分享电容器
[0027]Cppl:耦合电容
[0028]Cpp2:耦合电容
[0029]Cpp:第一电容
[0030]Ccc:第二电容
[0031 ]CLm> CLs:共同电压线
[0032]DL+、DL-:数据线
[0033]Dsh、Dm、Ds:漏极
[0034]dL:亮度差的绝对值
[0035]GLl ?GL6:扫描线
[0036]gll?gl6:扫描信号
[0037]Gsh、Gm、Gs:栅极
[0038]H:时距
[0039]L:亮度
[0040]Pm:主像素电极
[0041]Ps:次像素电极
[0042]R、Q:区域
[0043]Rl ?R5:行
[0044]SLl ?SL6:信号线
[0045]sll?sl6:开关信号
[0046]Ssh、Sm、Ss:源极
[0047]SlOO ?S300:曲线
[0048]T:主动元件
[0049]Tm:主主动元件
[0050]Ts:次主动元件
[0051]Tsh:分享开关元件
[0052]X、y、z:方向
【具体实施方式】
[0053]图1为本发明一实施例的像素阵列的示意图。图4示出图1的位于同一行且相邻的二个像素单元的布局图(layout)。图5为图4的二个像素单元的等效电路示意图。请参照图1、图4及图5，像素阵列1000包括多个像素单元100A、100B。每一个像素单元100A包括扫描线GL3、数据线DL-、与扫描线GL3以及数据线DL-电性连接的主动元件T、分别与主动元件T电性连接且彼此分离开来的主像素电极Pm以及次像素电极Ps、与扫描线GL3平行设置的信号线SL3、具有栅极Gsh、源极Ssh与漏极Dsh的分享开关元件Tsh、分享电容器Ccs、第一电容Cpp以及第二电容Ccc。分享开关兀件Tsh的栅极Gsh与信号线SL3电性连接。分享开关元件Tsh的源极Ssh与主动元件T以及次像素电极Ps电性连接。分享电容器Ccs与分享开关元件Tsh的漏极Dsh电性连接。第一电容Cpp的一端与分享开关元件Tsh的源极Ssh以及次像素电极Ps电性连接。第一电容Cpp的另一端与下一个像素单元100B的主像素电极Pm电性连接。第二电容Ccc的一端与分享开关元件Tsh的漏极Dsh电性连接。第二电容Ccc的另一端与下一个像素单元100B的主像素电极Pm电性连接。
[0054]详言之,在本实施例中，主动元件T可包括具有栅极Gm、源极Sm与漏极Dm的主主动元件Tm以及具有栅极Gs、源极Ss与漏极Ds的次主动元件Ts。主主动元件Tm的漏极Dm可与主像素电极Pm电性接触。次主动元件Ts的漏极Ds可与次像素电极Ps电性接触。主主动元件Tm的源极Sm以及次主动元件Ts的源极Ss可与同一条数据线DL-电性接触。主主动元件Tm的栅极Gm以及次主动元件Ts的栅极Gs可与同一条扫描线GL3电性接触。分享开关元件Tsh的源极Ssh可与次主动元件Ts的漏极Ds、次像素电极Ps、或者同时与次主动元件Ts的漏极Ds以及次像素电极Ps电性接触。分享开关元件Tsh的栅极Gsh可与信号线SL3电性接触。分享电容器Ccs包括上电极102以及下电极104 (标示于图4)，下电极104电性连接至具有共同电压的共同电压线CLs (标示于图4)，而分享开关元件Tsh的漏极Dsh电性连接至分享电容器Ccs的上电极102。
[0055]在本实施例中，像素阵列1000的多个像素单元100A、100B可排列成多行以及多列。图1示出五行Rl?R5以及六列Cl?C6为示列，但本发明的像素阵列不以此为限，像素阵列的像素单元排成的行列数均可视实际需求而定。多个像素单元的数据线划分为多条第一极性数据线DL+以及多条第二极性数据线DL-。在同一时段内，分别输入第一极性数据线DL+以第二极性数据线DL-的多个数据信号的极性可相反。在本实施例中，第一极性数据线DL+为正极性数据线，而第二极性数据线DL-为负极性数据线。然而，本发明不限于此，在其他实施例中，第一极性数据线DL+亦可为负极性数据线，而第二极性数据线DL-亦为正极性数据线。
[0056]在第一行Rl的多像素单元100之中，位于第一行Rl第一列Cl以及位于第一行Rl第二列C2的多个像素单元100A、100B中的多个主动元件T (例如主主动元件Tm与次主动元件Ts)可电性连接至对应的第一极性数据线DL+，而位于第一行Rl第三列C3以及位于第一行Rl第四列C4的多个像素单元100A、100B中的多个主动元件T可电性连接至对应的第二极性数据线DL-。在第二行R2的像素单元100AU00B之中，位于第二行R2第一列Cl以及第二行R2第二列C2的多个像素单元100A、100B中的多个主动元件T可电性连接至对应的另一条第二极性数据线DL-，且位于第二行R2第三列C3以及第二行R2第四列C4的多个像素单元100A、100B中的多个主动元件T可电性连接至对应的另一条第一极性数据线DL+。在第三行R3的像素单元100AU00B之中，位于第三行R3第一列Cl以及第三行R3第二列C2的多个像素单元100A、100B中的多个主动元件T是电性连接至对应的再一条第一极性数据线DL+，且位于第三行R3第三列C3以及第三行R3第四列C4的像素单元100A、100B中的主动元件T是电性连接至对应的再一条第二极性数据线DL-。
[0057]换言之,在本实施例中，分别位于第一行Rl第一列Cl、第一行Rl第二列C2、第一行Rl第三列C3、第一行Rl第四列C4、第二行R2第一列Cl、第二行R2第二列C2、第二行R2第三列C3、第二行R2第四列C4的多个像素单元100AU00B可构成一重复单元A。多个重复单元A可沿着彼此交错的行方向y与列方向X排成阵列，而构成整个像素阵列1000。
[0058]在本实施例中，位于第一行Rl的像素单元100AU00B例如为红色像素单元，位于第二行R2的像素单元100AU00B例如为绿色像素单元，位于第三行R3的像素单元100A、100B例如为蓝色像素单元。然而，本发明并不限制在特定位置的像素单元必需显示特定的颜色，本发明的多个像素单元所显示的颜色种类以及分别显示多种不同颜色的多个像素单元之间的配置方式均可视实际需求做适当的设计。举例而言，在本发明另一实施例中，若欲增加像素阵列的显示画面的色饱和度，则可选择性地将位于第一行的像素单元设计为红色像素单元、位于第二行的像素单元设计为绿色像素单元、位于第三行的像素单元设计为蓝色像素单元、位于第四行的像素单元设计为黄色像素单元。在本发明又一实施例中，若欲增加像素阵列显示画面的亮度，则可选择性地将位于第一行的像素单元设计为红色像素单元、位于第二行的像素单元设计为绿色像素单元、位于第三行的像素单元设计为蓝色像素单元、位于第四行的像素单元设计为白色像素单元。
[0059]本实施例的像素阵列1000可切换至二维显示模式或三维显示模式。图2示出图1的像素阵列切换至二维显示模式时分别输入至多条扫描线与多条信号线的多个扫描信号与多个开关信号。请参照图1及图2，当像素阵列1000切换至二维显示模式时，图2的扫描信号gll?gl6分别输入至图1的扫描线GLl?GL6，其中扫描线GLl?GL6分别电性连接位于第一?六列Cl?C6的多个主动元件T (例如主主动元件Tm与次主动元件Ts)的多个栅极Gm、Gs (标不于图4),图2的开关信号sll?sl6分别输入至图1的信号线SLl?SL6,其中信号线SLl?SL6分别电性连接位于第一?六列Cl?C6的多个分享开关兀件Tsh的多个栅极Gsh(标示于图4)。需说明的是，图1及图2虽示出六条扫描线GLl?GL6、六条信号线SLl?SL6、六个扫描信号gll?gl6及六个开关信号sll?sl6为不例,但吾人根据图1、图2及下述说明便能够推知在二维显示模式时驱动整个像素阵列1000的扫描信号gll?gin及开关信号sll?sin。扫描信号gin是指输入至像素阵列1000的第η条扫描线GLn的扫描信号。第η条扫描线GLn电性连接位于第η列的多个主动元件T (例如主主动元件Tm与次主动元件Ts)的多个栅极Gm、Gs0开关信号sin是指输入至像素阵列1000的第η条信号线SLn的开关信号。第η条信号线SLn电性连接位于第η列的多个分享开关元件Tsh的多个栅极Gsh。η为大于或等于4的正整数。
[0060]如图2所示，当像素阵列切换至二维显示模式时，在一个图框(Frame)时间内，扫描信号gll?gin及开关信号sll?sin可分为多个群组[gll?gl4, sll?sl4]、[gl5?gl8, sl5 ?sl8]…[gl (n_3)?gin, si (n_3)?sin]。每一个群组(例如 gll ?gl4, sll ?sl4)的第一、三个扫描信号gll、gl3同步,且该群组(例如gll?gl4)的第二、四个扫描信号gl2、gl4同步，第二个扫描信号gl2开启主主动元件Tm以及次主动元件Ts的时间点较第一个扫描信号gll开启主主动元件Tm以及次主动元件Ts的时间点晚了一个时距H。下一个群组(例如gl5?gl8, sl5?sl8)的第一个扫描信号gl5开启主主动元件Tm以及次主动元件Ts的时间点较上一个群组(例如gll?gl4，sll?sl4)的第一个扫描信号gll开启主主动元件Tm以及次主动元件Ts的时间点晚了二个时距H。依上述规则，吾人即可推知在二维显不模式时驱动整个像素阵列1000的扫描信号gll?gin及开关信号sll?sin为何。
[0061]图3示出图1的像素阵列切换至三维显示模式时分别输入至多条扫描线与多条信号线的多个扫描信号与多个开关信号。请参照图1及图3，当像素阵列1000切换至三维显不模式时，图3的扫描信号gll?gl6分别输入至图1的扫描线GLl?GL6,图3的开关信号sll?sl6分别输入至图1的信号线SLl?SL6。需说明的是，图1及图3虽示出六条扫描线GLl?GL6、六条信号线SLl?SL6、六个扫描信号gll?gl6及六个开关信号sll?sl6为示例，但吾人根据图1、图3及下述说明便能够推知在三维显示模式时驱动整个像素阵列1000的扫描信号gll?gin及开关信号sll?sin。
[0062]如图3所示，当像素阵列切换至三维显示模式时，在一个图框(Frame)时间内，扫描信号gll?gin及开关信号sll?sin可分为多个群组[gll?gl4, sll?sl4]、[gl5?gl8, sl5 ?sl8]…[gl (n_3)?gin, sln-3 ?sin]。每一个群组(例如 gll ?gl4, sll ?sl4)的所有扫描信号(例如gll?gl4)同步,该群组的所有开关信号(例如sll?sl4),该群组的任一扫描信号(例如gll)开启主主动元件Tm以及次主动元件Ts的时间点较该群组的任一扫描信号(例如sll)开启分享开关元件Tsh的时间点晚了二个时距H。下一个群组(例如gl5?gl8，sl5?sl8)的第一个扫描信号gl5开启主主动元件Tm以及次主动元件Ts的时间点较上一个群组(例如gll?gl4，sll?sl4)的第一个扫描信号gll开启主主动元件Tm以及次主动元件Ts的时间点晚一了一个时距H。依上述规则，吾人即可推知在三维显不模式时驱动整个像素阵列1000的扫描信号gll?gin及开关信号sll?sin为何。
[0063]请参照图2及图3,比较每一群组[gll?gl4, sll?sl4]、[gl5?gl8, sl5?sl8]…[gl (n-3)?gin, sln-3?sin]的扫描信号由高栅极电压切换至低栅极电压的时间点与下一扫描信号由高栅极电压切换至低栅极电压的时间点。举例而言，请参照图1及图
2,比较扫描信号gll与下一扫描信号gl2,扫描信号gl2与下一扫描信号gl3,扫描信号gl3与下一扫描信号gl4以此类推，比较其余的各群组[gl5?gl8, sl5?sl8]…[gl (n-3)?gin, sln-3?sin]的一扫描信号由高栅极电压切换至低栅极电压的时间点与下一扫描信号由高栅极电压切换至低栅极电压的时间点。
[0064]依上述方式比较图2及图3中每一群组[gll?gl4, sll?sl4]、[gl5?gl8,sl5?sl8]…[gl (n-3)?gin, sln_3?sin]的一扫描信号由高栅极电压切换至低栅极电压的时间点与下一扫描信号由高栅极电压切换至低栅极电压的时间点可发现，当像素阵列1000切换至二维显示模式时(即以图2的多个扫描信号与多个开关信号驱动像素阵列1000时)，每一群组(例如gll?gl4，sll?sl4)的第三扫描信号gl3由高栅极电压切换至低栅极电压的时间点会早于上一扫描信号gl2由高栅极电压切换至低栅极电压的时间点。换言之，若图1的像素阵列1000与显示介质(例如液晶)、对向基板组成显示面板且显示面板用以显示具单一亮度的全面低灰阶画面，则由第三列C3像素单元的主像素电极Pm以及次像素电极Ps构成的多个液晶电容会与较由第二列C2像素单元的主像素电极Pm以及次像素电极Ps构成的液晶电容早充电完成，而使第三列C3像素单元的液晶电容上的电压在某一时间点高于第二列C2像素单元的液晶电容上的电压。此时，若像素阵列1000不具特殊的电性设计，则第三列C3像素单元的液晶电容上的电压容易透过电容耦合效应过度地分散至第二列C2像素单元的液晶电容上，进而使第三列C3像素单元的液晶电容上的电压不同于预定的电压，从而造成现有技术中的亮暗线问题。然而，本发明一实施例的像素阵列1000能够透过特殊的自我电容补偿设计改善此问题，以下利用图4、图5、图6及图7说明之。
[0065]图6为图4的部分区域R的放大示意图。请参照图4、图5及图6，在本实施例中，每一像素单元100A的信号线SL3可位于像素单元100A的次像素电极Ps与下一个像素单元100B的主像素电极Pm之间。每一像素单元100A的扫描线GL3可位对应的主像素电极Pm与次像素电极Ps之间。
[0066]在本实施例中，每一像素单元100A更包括与主像素电极Pm电性连接的主储存电容器Cm。举例而言，主储存电容器Cm可由主主动元件Tm的漏极Dm以及与漏极Dm在方向z上重迭的共同电压线CLm构成，但本发明不以此为限，主储存电容器Cm亦可利用其他方式形成。每一像素单元100A更包括与次像素电极Ps电性连接的次储存电容器Cs。举例而言，次储存电容器Cs可由次主动元件Ts的源极Ss和与源极Ss在方向z上重迭的共同电压线CLs构成，但本发明不以此为限，次储存电容器Cs亦可利用其他方式形成。共同电压线CLs与共同电压线CLm具有相同的共同电压。在本实施例中，分享电容器Ccs可由分享开关元件Tsh的漏极Dsh以及与漏极Dsh在方向z上重迭的共同电压线CLs构成。详言之，分享开关兀件Tsh的漏极Dsh与分享电容器Ccs的上电极102可属于同一个导电图案,而与漏极Dsh在方向z上重迭的共同电压线CLs与分享电容器Ccs的下电极104可属于同一个导电图案，但本发明不以此为限，分享电容器Ccs的上下电极亦可以其他适当样态呈现。
[0067]耦合电容Cppl可选择性地由每一个像素单元100A的次像素电极Ps以及下一个像素单元100B的主像素电极Pm构成。详言之，每一个像素单元100A的次像素电极Ps与下一个像素单元100B的主像素电极Pm在行方向y上重迭且二者间夹有介电物质(未绘示)，而构成耦合电容Cppl。耦合电容Cpp2可选择性地由每一像素单元100A的分享开关元件Tsh的源极Ssh与下一个像素单元100B的主像素电极Pm构成。详言之，每一像素单元100A的分享开关元件Tsh的源极Ssh与下一个像素单元100B的主像素电极Pm在与行方向y以及列方向X垂直的一方向z上重迭且二者间夹有介电物质(未绘不)，而构成率禹合电容Cpp2。稱合电容Cppl与稱合电容Cpp2的加总为第一电容Cpp (标不于图5、图6)。第二电容Ccc (标示于图5、图6)可选择性地由每一像素单元10A的分享开关元件Tsh的漏极Dsh与下一个像素单元100B的主像素电极Pm构成。详言之，每一像素单元100A的分享开关元件Tsh的漏极Dsh与下一个像素单元100B的主像素电极Pm在方向z上重迭且二者间夹有介电物质(未绘示)，而构成第二电容Ccc (标示于图5、图6)。需说明的是，上述第一电容Cpp及第二电容Ccc的具体样态是用以举例说明本发明而非用以限制本发明，在其他实施中，第一电容Cpp及第二电容Ccc的具体样态亦可为其他适当形式。不论第一电容Cpp及第二电容Ccc的具体样态为何，凡第一电容Cpp及第二电容Ccc与像素阵列的其他构件间的电性关系如图5所示，该等第一电容Cpp及第二电容Ccc均在本发明所欲保护的范畴内。
[0068]值得注意的是，(Ccc/Cpp)是设计在5%至25%的范围。如此一来，即使下一个像素单元100B的主像素电极Pm以及次像素电极Ps构成的液晶电容较由像素单元100A的主像素电极Pm以及次像素电极Ps构成的液晶电容早完成充电，透过第二电容Ccc、第一电容Cpp的自我补偿机制，下一像素单元100B的液晶电容上的电压不易过度分散至像素单元100A的液晶电容上，从而改善了现有技术中的亮暗线问题。
[0069]图7示出(Ccc/Cpp)与(dL/L)之间的关系。L为每一像素单元100A、100B所欲达成的亮度，而dL为一个像素单元100A与下一个像素单元100B之间的亮度差的绝对值。曲线SlOO示出当输入至像素阵列1000的每一数据线DL+、DL-的电压值为相同的第一低灰阶电压Vl时，(Ccc/Cpp)与(dL/L)之间的关系。曲线S200示出当输入至像素阵列1000的每一数据线DL+、DL-的电压值为相同的第二低灰阶电压V2时，(Ccc/Cpp)与(dL/L)之间的关系。曲线S300示出当输入至像素阵列1000的每一数据线DL+、DL-的电压值为相同的第三低灰阶电压V3时，(Ccc/Cpp)与(dL/L)之间的关系。第一、二、三低灰阶电压V1、V2、V3均用以使像素阵列1000显示全面低灰阶画面(即显示全面低亮度画面)，其中Vl < V2< V3。举例而言，第一、二、三低灰阶电压V1、V2、V3分别为2.65伏特、2.7伏特、2.74伏特。图7所示的数据可佐证当像素阵列1000将(Ccc/Cpp)设计在5%至25% (特别是10%至20% )时，dL/L相对地较小，即一个像素单元100A与下一个像素单元100B之间的亮度差dL相对地较小。也就是说，当(Ccc/Cpp)设计在5%至25% (特别是10%至20%)时，现有技术中的亮暗线问题可被改善。
[0070]图8示出图1位于同一行且相邻的二个像素单元的另一种布局图(layout)。图9为图8的部分区域Q的放大示意图。图8的像素单元100C、100D与图4的像素单元100A、100B相似，且像素单元100C、100D的各构件间的电性连接关系与像素单元100A、100B的各构件间的电性连接关系相同，因此相同或相对应的构件以相同或相对应的标号表不。图8的像素单元100C、100D与图4的像素单元100A、100B的主要差异是在结构上。详言之，图6的第二电容Ccc形成的位置与图9的第二电容Ccc形成的位置略有不同；图4的分享电容Ccs形成的位置与图9的分享电容Ccs形成的位置明显不同。以下主要就此差异处做说明，二者相同之处请参照前述说明，于此便不再重述。
[0071]请参照图8及图9，每一个像素单元100C包括扫描线GL3、数据线DL+、与扫描线GL3及数据线DL-电性连接的主动元件T、分别与主动元件T电性连接且彼此分离开来的主像素电极Pm以及次像素电极Ps、与扫描线GL3平行设置的信号线SL3、具有栅极Gsh、源极Ssh与漏极Dsh的分享开关元件Tsh以及分享电容器Ccs。分享开关元件Tsh的栅极Gsh与信号线SL3电性连接，而分享电容器Ccs与分享开关元件Tsh的漏极Dsh电性连接。
[0072]每一个像素单元100C的次像素电极Ps与下一个像素单元100D的主像素电极Pm之间具有耦合电容Cppl (标示于图9)。详言之，每一个像素单元100C的次像素电极Ps与下一个像素单元100D的主像素电极Pm在行方向y上重迭且二者间夹有介电物质(未绘示)，而构成耦合电容Cppl。每一像素单元100C的分享开关元件Tsh的源极Ssh与下一个像素单元100D的主像素电极Pm之间具有耦合电容Cpp2(标示于图9)。详言之，每一像素单元100C的分享开关元件Tsh的源极Ssh与下一个像素单元100D的主像素电极Pm在方向z上重迭且二者间夹有介电物质(未绘示)，而构成耦合电容Cpp2。耦合电容Cppl与耦合电容Cpp2的加总为第一电容Cpp (标示于图9)。每一像素单元100C的分享开关元件Tsh的漏极Dsh与下一个像素单元100D的主像素电极Pm之间具有第二电容Ccc (标示于图9)。(Ccc/Cpp)亦设计在5%至25%的范围内。
[0073]比较图6的第二电容Ccc与图9的第二电容Ccc可发现二者主要的差异如下。图6的第二电容Ccc的下电极(即像素单元100A的分享开关元件Tsh的漏极Dsh)与上电极(即下一像素单元100B的主像素电极Pm)重迭区域的是在像素单元100B的主像素电极Pm的边缘。换言之，图6的第二电容Ccc主要是形成在下一像素单元100B的主像素电极Pm的边缘上。反观图9的第二电容Ccc，第二电容Ccc的下电极(即像素单元100C的分享开关元件Tsh的漏极Dsh)较图6的第二电容Ccc的下电极(即像素单元100A的分享开关元件Tsh的漏极Dsh)更往对应图示的纸面下方延伸至下一像素单元100D的主像素电极Pm内部，且第二电容Ccc的下电极(即像素单元100D的分享开关元件Tsh的漏极Dsh)的有一大部份的面积是分布在下一像素单元100D的主像素电极Pm内部。因此，第二电容Ccc主要是形成在下一像素单元100D的主像素电极Pm的内部上。
[0074]比较图4的电容Ccs与图8的电容Ccs可发现二者主要的差异如下述。图4的像素单元100A的电容Ccs的上电极(即像素单元100A的分享开关元件Tsh的漏极Dsh)与下电极(即与像素单元100A的次像素电极Ps重迭的共同电压线CLs)均在其所属的像素单元100A的次像素电极Ps的下方。反观图8的像素单元100C的电容Ccs，像素单元100C的电容Ccs的上电极(即像素单元100C的分享开关元件Tsh的漏极Dsh)是延伸至下一像素单元100D的主像素电极Pm的下方，而与位于下一像素单元100D的主像素电极Pm下方的共同电压线CLm(即电容Ccs的下电极)重迭，以构成像素单元100C的电容Ccs。换言之，在图8的实施例中，每一像素单元100C的电容Ccs可形成在下一像素单元100D的主像素电极Pm上，而非一定要如图4的实施例般形成在所属的像素单元100A的次像素电极Ps上。
[0075]需说明的是，图4及图8的每一像素单元各构件之间的相对位置以及相邻二像素单元的多个构件之间的相对位置系为示例，上述二者可视实际的需求做其他适当的布局(layout)设计。凡像素阵列形成的等效电路图类似于图5且(Ccc/Cpp)落在5%至25%的范围内，不论像素阵列的每一像素单元的实际布局(layout)为何，此像素阵列均在本发明所欲保护的范畴内。
[0076]综上所述，本发明一实施例的像素阵列将(Ccc/Cpp)设计在特定的5%至25%的范围内。如此一来，即使下一个像素单元的主像素电极以及次像素电极构成的液晶电容较由一像素单元的主像素电极及次像素电极构成的液晶电容早完成充电，透过第二电容Ccc、第一电容Cpp的自我补偿机制，下一像素单元的液晶电容上的电压不易过度分散至一像素单元的液晶电容上，从而改善了现有技术中的亮暗线问题。
[0077] 虽然本发明已以实施例公开如上，但其并非用以限定本发明，任何所属【技术领域】中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与修改，故本发明的保护范围当视后附的权利要求保护范围所界定者为准。
【权利要求】
1.一种像素阵列，包括多个像素单元，其特征在于，每一个像素单元包括: 一扫描线以及一数据线； 一主动元件，与该扫描线以及该数据线电性连接； 一主像素电极以及一次像素电极，分别与该主动元件电性连接，其中该主像素电极以及该次像素电极彼此分离开来； 一信号线，与该扫描线平行设置； 一分享开关元件，包括一栅极、一源极以及一漏极，其中该栅极与该信号线电性连接，且该源极与该主动元件以及该次像素电极电性连接； 一分享电容器，与该分享开关元件的该漏极电性连接； 一第一电容Cpp,该第一电容Cpp的一端与该分享开关兀件的该源极以及该次像素电极电性连接，该第一电容Cpp的另一端与下一个像素单元的该主像素电极电性连接；以及 一第二电容Ccc,该第二电容Ccc的一端与该分享开关兀件的该漏极电性连接，该第二电容Ccc的另一端与下一个像素单元的该主像素电极电性连接，其中5% = (Ccc/Cpp)兰 25%。
2.如权利要求1所述的像素阵列，其特征在于，该第一电容Cpp包括该次像素电极与下一个像素单元的主像素电极之间的一耦合电容(Cppl)以及该分享开关元件的该源极与下一个像素单元的主像素电极之间的一耦合电容(Cpp2)的加总。
3.如权利要求1所述的像素阵列，其特征在于，该第二电容Ccc包括该分享开关元件的源极与下一个像素单元的主像素电极之间的一耦合电容。
4.如权利要求1所述的像素阵列，其特征在于，10%=(Ccc/Cpp) =20%。
5.如权利要求1所述的像素阵列，其特征在于，该信号线位于该次像素电极与下一个像素单元的主像素电极之间。
6.如权利要求1所述的像素阵列，其特征在于，该扫描线位于该主像素电极与该次像素电极之间。
7.如权利要求1所述的像素阵列，其特征在于，该分享电容器包括一下电极以及一上电极，该下电极电性连接至一共同电压，且该上电极与该分享开关元件的该漏极电性连接。
8.如权利要求1所述的像素阵列，其特征在于，该像素单元还包括一主储存电容器以及一次储存电容器，该主储存电容器与该主像素电极电性连接，且该次储存电容器与该次像素电极电性连接。
9.如权利要求1所述的像素阵列，其特征在于: 该些像素单元排列成多行以及多列，该些像素单元的该些数据线划分为多条第一极性数据线以及多条第二极性数据线，在其中一行的像素单元之中，其第一列以及第二列的像素单元是电性连接至对应的一该第一极性数据线，且第三列以及第四列的像素单元是电性连接至一该第二极性数据线。
10.如权利要求9所述的像素阵列，其特征在于，在下一行的像素单元之中，其第一列以及第二列的像素单元是电性连接至对应的另一该第二极性数据线，且第三列以及第四列的像素单元是电性连接至对应的另一该第一极性数据线。
11.如权利要求10所述的像素阵列，其特征在于，在再一行的像素单元之中，其第一列以及第二列的像素单元是电性连接至对应的再一该第一极性数据线，且第三列以及第四列的像素单元是电性连接至对应的再一该第二极性数据线。
12.如权利要求11所述的像素阵列，其特征在于，位于所述其中一行的该些像素单元为红色像素单元，位于所述下一行的该些像素单元为绿色像素单元，位于所述再一行的该些像素单元为蓝色像素单元。
【文档编号】G02F1/1368GK104199227SQ201410495376
【公开日】2014年12月10日 申请日期:2014年9月24日 优先权日:2014年7月31日
【发明者】林柏年, 吴育庆, 丁天伦 申请人:友达光电股份有限公司