专利名称：用以测试集成电路的上电复位跳变点的方法和设备的制作方法
技术领域：
本发明涉及集成电路技术。更特定来说，本发明涉及用于测试芯片级上电复位电路 的电路和方法。
背景技术：
在集成电路中，使用上电复位电路以在功率升高时产生负脉冲或正脉冲来复位整个 芯片，使得芯片级电路处于已知的复位状态。整个芯片在仍处于复位模式时所处的最高 Vcc被称作上电复位跳变点。
因为芯片级电路将无法在过低的Vcc值下正常工作，所以不可将上电复位跳变点设 置为过低的值。换句话说，无法将整个芯片适当地复位为已知的复位状态。此外，因为 芯片级电路在过高的Vcc值下将仍处于复位模式，所以不可将上电复位跳变点设置为过 高的值。
为确定上电复位跳变点，在芯片开发的调试和验收阶段期间特征化芯片仍在工作时 所处的最小Vcc值。归因于工艺变化(包括(但不限于)批次与批次之间的变化、晶片 与晶片之间的变化、晶片上的变化、或个别缺陷，或上电复位电路对温度、布局或工艺 参数的敏感性)，实际的上电复位跳变点可在电路小片与电路小片之间变化且可不同于 经特征化的值。
在运输之前未对上电复位跳变点进行测试或未100%地进行测试。在现有技术中， 未嵌入特殊的上电复位跳变点测试电路。上电复位跳变点移位(尤其移位到较低跳变点) 正导致现场应用故障。
发明内容
用于测试集成电路中的上电复位电路的电路包括耦合到集成电路的第一 1/0焊盘的 高压检测器。集成电路中的复制上电复位电路具有耦合到由高压供电的驱动器电路的输 出。集成电路的第二 1/0焊盘耦合到驱动器电路的输出。可由集成电路的第三I/O焊盘
上提供的信号来启用驱动器电路。一种根据本发明的用于测试集成电路中的上电复位电路的方法包括提供复制上电 复位电路；选择性地将与所述复制上电复位电路的输出相关的信号耦合到集成电路上的 1/0焊盘和感测集成电路上的1/0焊盘处的信号。
图1为根据本发明的原理的说明性上电复位测试电路的示意图。
图2为说明选定电路节点处的波形以有助于解释本发明的操作的时序图。
具体实施例方式
所属领域的技术人员将认识到，以下对本发明的描述仅为说明性的且不以任何方式 进行限制。所属领域的技术人员将容易明白本发明的其它实施例。
现参看图l，示意图展示根据本发明的原理的说明性上电复位测试电路10。上电复 位测试电路10包括第一I/O焊盘12。在第一I/0焊盘12与地面之间连接由二极管连接 的n沟道MOS晶体管14、 16、 18、 20、 22和24的串联串。N沟道MOS晶体管24为 弱装置，艮卩，以所采用的处理技术的最小装置尺寸形成。
N沟道MOS晶体管14、 16、 18、 20、 22与24共同充当高压检测器。如果将高压 (例如，12V)施加到高压检测器，如果(例如)12伏的电压置于第一1/0焊盘12上， 则n沟道MOS晶体管22的漏极处的电压将为约4 V，且n沟道MOS晶体管24的漏极 处的电压将为约2V。如果将Vdd或0 V施加到第一 1/0焊盘12，则n沟道MOS晶体 管22的漏极处的电压将为约1 V，且n沟道MOS晶体管24的漏极处的电压将为约3 V。
第一反相器26包括n沟道MOS晶体管28和p沟道MOS晶体管30。第一反相器 26由VoD供电，且具有耦合到n沟道MOS晶体管24的漏极的输入。含有反相器26中 的p沟道MOS晶体管30的n阱在Vdd下偏置。
第二反相器32包括n沟道MOS晶体管34和p沟道MOS晶体管36。第二反相器 32由n沟道MOS晶体管22的漏极处的电压供电，且具有耦合到第一反相器26的输出 的输入。含有反相器32中的p沟道MOS晶体管36的n阱在n沟道MOS晶体管22的 漏极处的电压下偏置。
第三反相器38包括n沟道MOS晶体管40和p沟道MOS晶体管42。第三反相器 38由n沟道MOS晶体管22的漏极处的电压供电，且具有耦合到第二 I/O焊盘44的输 入。含有反相器38中的p沟道MOS晶体管42的n阱在n沟道MOS晶体管22的漏极 处的电压下偏置。
复制上电复位电路46 (POR')具有耦合到n沟道MOS晶体管48的输出。将N沟
5道MOS晶体管48用作通过栅极来传送复制上电复位电路46的输出。虽然根据本发明 可使用原始上电复位电路，然而在集成电路中优选使用复制上电复位电路而非原始上电 复位电路以避免影响由集成电路使用的上电复位电路的性能。由第三反相器38的输出 来驱动n沟道MOS晶体管48的栅极。
N沟道MOS晶体管50与n沟道MOS晶体管48串联连接。N沟道MOS晶体管50 也用作通过栅极以用于从复制上电复位电路46离开的信号。由第二反相器32的输出来 驱动n沟道MOS晶体管50的栅极。
复制上电复位电路46的输出在通过n沟道MOS晶体管48和n沟道MOS晶体管 50之后连接到n沟道MOS下拉晶体管52的栅极。如当前优选的，n沟道MOS下拉晶 体管52应为足够大的装置以针对需要实现的测试时间而使切换时间合意地小，如所属 领域的技术人员将了解。n沟道MOS下拉晶体管52的源极耦合到地面且其漏极耦合到 I/O焊盘54。
N沟道MOS下拉晶体管56使其漏极耦合到n沟道MOS下拉晶体管52的栅极，其 源极耦合到地面，且其栅极由第一反相器26的输出来驱动。所属领域的技术人员将了 解，如果第一反相器26的输出为逻辑"1"，则将关断n沟道MOS下拉晶体管52，因为 将接通n沟道MOS下拉晶体管56，从而将n沟道MOS下拉晶体管52的栅极拉到地面。 相反，所属领域的技术人员将了解，如果第一反相器26的输出为逻辑"0"，则将关断n 沟道MOS下拉晶体管56，且因此将通过通过栅极晶体管48和50由复制上电复位电路 46的输出处的信号来控制n沟道MOS下拉晶体管52的栅极。
图1也展示安置在集成电路上的操作上电复位电路58。如此项技术中已知的，上电 复位电路58耦合到集成电路上的电路以便在给集成电路加电后便将所述电路复位为己 知状态。优选使用相同的组件来形成上电复位电路58和复制上电复位电路46，且使其 彼此靠近或彼此邻近地安置在集成电路电路小片上，使得上电复位电路58和复制上电 复位电路46具有尽可能几乎相同的特征。以此方式，通过合理地确保复制上电复位电 路46的输出将紧密跟踪实际用以执行集成电路中的复位功能的上电复位电路58的输 出，可使用复制上电复位电路46来进行测试。
图1中所示的说明性电路的操作具有两个模式，集成电路处于正常操作模式时所处 的模式以及当集成电路处于上电复位跳变点测试模式时所处的另一模式。首先将揭示集 成电路的正常操作模式。
在集成电路的正常操作模式期间，1/0焊盘12将处于Vdd或0V， 1/0焊盘44将处 于Vdd或0 V，且I/O焊盘54将处于高阻抗状态。n沟道MOS晶体管22和24的漏极
6将为逻辑"0"。因此，反相器26的输入将处于逻辑"0"且其输出将为逻辑"l"。将接 通N沟道MOS下拉晶体管56，且因此将关断n沟道MOS下拉晶体管52。部分因为关 断了第二反相器32的电源，所以第二反相器32的输入将为逻辑"1"且其输出将为逻 辑"0"。也将关断第三反相器38的电源且其输出将处于逻辑"0"。将关断N沟道MOS 晶体管50。复制上电复位电路46的输出将不会被传递到n沟道MOS晶体管52的栅极。
以将揭示于本文中的次序来完成根据本发明的上电复位跳变点测试。本文中揭示示 范性测试次序。本文中所表示的电压(例如，2V、 IV、 1.7V、 1.1V)仅出于说明的目的。 所属领域的技术人员将了解，可依据集成电路电压规格而使用其它电位。
首先，测试电路，同时集成电路应仍处于复位模式。假设标称VoD为约1.7 V，希 望芯片在VDD=1.1 V时处于复位模式。因此，将约1.1 V的VDD电压用于此测试。
为执行测试，将I/O焊盘44置于接地电位且使集成电路加电或下电到VDD=1.1 V。 将I/O焊盘54连接到测试器。将高压(例如，12V)施加到I/O焊盘12。在I/O焊盘12 处为12 V的情况下，n沟道MOS晶体管22的漏极处于约3 V且n沟道MOS晶体管24 的漏极处于约1 V。在这些情况下，将给第二反相器32和第三反相器38供电，且第一 反相器26的输入将为逻辑"1"，使得其输出为逻辑"0"。将关断N沟道MOS下拉晶体 管56，从而允许n沟道MOS下拉晶体管52的栅极操作。第二反相器32的输出将为逻 辑"1"，从而接通n沟道MOS晶体管50。
因为I/O焊盘44处于接地，所以第三反相器38的输入处于逻辑"0"且其输出处于 逻辑"1"，因此接通n沟道MOS晶体管48。因为n沟道MOS晶体管48和50均接通， 所以将复制上电复位电路46的输出呈现到n沟道MOS下拉晶体管52的栅极。
迫使电流从测试器进入I/O焊盘54中。假设在存在复位时复制上电复位电路46的 输出为低，如果I/0焊盘54为"高"且将不吸收电流，则因为n沟道MOS下拉晶体管 52未接通，所以集成电路仍处于复位模式。此意味着上电复位跳变点高于1.1 V且集成 电路通过上电复位跳变点测试的第一检査点。如果I/0焊盘54为"低"且将吸收电流， 则此意味着n沟道MOS下拉晶体管54接通且集成电路不处于复位模式。因为上电复位 跳变点低于1.1V，所以集成电路未通过测试。
接着，在1.7 V的VoD电压下对电路进行测试。在此电压下，因为1.7V为VoD的 正常操作值，所以集成电路不应仍处于复位模式。VDD电压从1.1 V上升到1.7V且测试 器再次迫使电流进入I/O焊盘54中。如果I/O焊盘54为"低"且将吸收电流，则n沟 道MOS下拉晶体管52接通且集成电路已退出复位模式。此意味着上电复位跳变点低于 1.7 V且集成电路通过上电复位跳变点测试的第二检查点。如果I/0焊盘54为"高"且将不吸收电流，则n沟道MOS下拉晶体管52仍断开，从而意味着集成电路仍处于复位 模式。因为上电复位跳变点高于1.7 V且其将影响VDj^1.7 V时的正常操作，所以集成 电路未通过测试。
如果集成电路通过两个检查点，此意味着上电复位跳变点高于1.1 V且低于1.7 V。
所属领域的技术人员将观察到，可在其它中间VDD值下执行测试以更精确地识别上电复
位电路的跳变点。
现参看图2，时序图说明选定电路节点处的波形以有助于解释本发明的操作。第一 迹线表示集成电路的VoD节点处存在的波形。第二迹线表示呈集成电路的I/O焊盘12 处存在的波形，其触发测试事件。第三迹线表示集成电路的1/0焊盘44处存在的波形。 第四迹线表示集成电路的电路节点"A"处存在的波形，所述电路节点"A"位于反相 器26的输入处。第五迹线表示集成电路的电路节点"B"处存在的波形，所述电路节点 "B"位于反相器32的p沟道MOS晶体管36的源极处。第六迹线表示集成电路的电路 节点"C"处存在的波形，所述电路节点"C"位于n沟道MOS晶体管48的栅极处。 第七迹线表示集成电路的电路节点"P"处存在的波形，所述电路节点"P"位于POR' 电路46的输出处。第八迹线表示集成电路的电路节点"D"处存在的波形，所述电路节 点"D"位于反相器26的输出处。第九迹线表示集成电路的电路节点"E"处存在的波 形，所述电路节点"E"位于反相器32的输入处。第十迹线表示集成电路的电路节点"F" 处存在的波形，所述电路节点"F"位于n沟道MOS晶体管52的栅极处。最后，第十 一迹线表示集成电路的I/O焊盘54处存在的波形。图2以先前描述的方式提供对图1 的电路的操作的说明。
节点P处的实线迹线表示在来自POR电路的低输出指示复位状态时的情形。节点P、 节点F和I/O焊盘54的迹线中所存在的虚线说明来自POR电路的高输出指示复位状态 时的实施例。
本发明提供若干优势。'通过采用本发明，可在运输之前通过简单且短暂的"通行/ 不通行"测试来测试每一集成电路的上电复位跳变点。此外，可扫描并防止归因于上电 复位跳变点随时间的移位(尤其移位到较低跳变点)而导致的现场故障。最后，短暂的 测试时间对于制造商来说意味着节省成本。
虽然已展示并描述了本发明的实施例和应用，然而所属领域的技术人员将明白，在 不偏离本文的发明性概念的情况下，比上文所提及的修改多得多的修改是可能的。因此， 本发明将仅受限于所附权利要求书的精神内。
8
权利要求
1. 一种用于测试集成电路中的上电复位电路的电路，其包括安置在所述集成电路上中且具有输出的复制上电复位电路；耦合到所述集成电路的第一I/O焊盘的高压检测器电路；以及安置在所述集成电路上且耦合到所述复制上电复位电路的所述输出的驱动器电路，所述驱动器电路由所述第一I/O焊盘上呈现的高压供电，所述驱动器电路具有耦合到所述集成电路的第二I/O焊盘的输出。
2. 根据权利要求1所述的电路，其中所述驱动器电路由所述集成电路的第三1/0焊盘 上提供的信号启用。
3. 根据权利要求1所述的电路，其中所述驱动器电路包括耦合到所述集成电路的所述 第二I/0焊盘的下拉晶体管。
4. 根据权利要求1所述的电路，其中所述高压检测器电路包括连接在所述第一I/0焊 盘与地面之间的串联连接的二极管串。
5. 根据权利要求4所述的电路，其中所述串联连接的二极管串包含串联连接的由二极 管连接的n沟道MOS晶体管串。
6. —种用于测试集成电路中的上电复位电路的电路，其包括耦合到所述集成电路的第一I/0焊盘的高压检测器电路；以及 安置在所述集成电路上中且耦合到所述上电复位电路的输出的驱动器电路，所述驱动器电路由所述第一 1/0焊盘上呈现的高压供电，所述驱动器电路具有耦合到所述集成电路的第二 1/0焊盘的输出。
7. 根据权利要求6所述的电路，其中所述驱动器电路由所述集成电路的第三I/0焊盘 上提供的信号启用。
8. 根据权利要求6所述的电路，其中所述驱动器电路包括耦合到所述集成电路的所述 第二I/0焊盘的下拉晶体管。
9. 根据权利要求6所述的电路，其中所述高压检测器电路包括连接在所述第一I/0焊 盘与地面之间的串联连接的二极管串。
10. 根据权利要求9所述的电路，其中所述串联连接的二极管串包含由串联连接的二极 管连接的n沟道MOS晶体管串。
11. 一种用于测试集成电路中的上电复位电路的方法，其包括在所述集成电路中提供复制上电复位电路；选择性地将与所述复制上电复位电路的输出相关的信号耦合到所述集成电路上 的I/0焊盘；以及感测所述集成电路上的所述I/O焊盘处的所述信号。
12. 根据权利要求U所述的方法，其中感测所述集成电路上的所述I/O焊盘处的所述信号包括感测所述集成电路上的所述i/o焊盘处的电流流动。
13. 根据权利要求11所述的方法，其中选择性地将与所述复制上电复位电路的所述输 出相关的信号耦合到所述集成电路上的1/0焊盘包括在所述集成电路的另一I/0焊盘处呈现高压；以及响应于高压在所述集成电路的所述另一i/o焊盘处的所述呈现而将与所述复制上电复位电路的所述输出相关的信号耦合到所述集成电路上的1/0焊盘。
14. 一种用于测试集成电路中的上电复位电路的方法，其包括选择性地将与所述上电复位电路的输出相关的信号耦合到所述集成电路上的I/O 焊盘；以及感测所述集成电路上的所述i/o焊盘处的所述信号。
15. 根据权利要求14所述的方法，其中感测所述集成电路上的所述1/0焊盘处的所述 信号包括感测所述集成电路上的所述I/O悍盘处的电流流动。
16. 根据权利要求14所述的方法，其中选择性地将与所述上电复位电路的所述输出相 关的信号耦合到所述集成电路上的I/O焊盘包括在所述集成电路的另一I/0焊盘处呈现高压；以及响应于高压在所述集成电路的所述另一i/o焊盘处的所述呈现而将与所述上电复位电路的所述输出相关的信号耦合到所述集成电路上的I/O焊盘。
全文摘要
本发明提供一种用于测试集成电路中的上电复位电路的电路，其包括耦合到所述集成电路的第一I/O焊盘的高压检测器。所述集成电路中的上电复位电路具有耦合到由高压供电的驱动器电路的输出。所述集成电路的第二I/O焊盘耦合到所述驱动器电路的所述输出。所述驱动器电路可由所述集成电路的第三I/O焊盘上提供的信号启用。
文档编号G01R31/28GK101512360SQ200780010954
公开日2009年8月19日 申请日期2007年3月29日 优先权日2006年3月31日
发明者孙晋书, 王立琦, 约翰尼·陈, 菲利普·额 申请人:爱特梅尔公司