专利名称：处理集成电路的方法与生产工具的制作方法
技术领域：
本发明大体上涉及集成电路的制造，特别是涉及不同技术发展阶段(technology generation)的集成电路的縮小。
技术背景为了要包含更多功能以及实现较佳的性能与较少的成本，集成电路以愈来 愈小的尺寸来形成。然而，已有一些前人留下的遗赠电路(LegacyCircuit),这 些电路是以较大的尺寸来设计的。将这些电路重新设计是件不经济的事，而在 被制作到硅晶片上的前，这些电路通常已被縮小过了。传统上，晶片厂来进行 縮小集成电路的任务。由于集成电路的性能常常与其大小有关，某些集成电路最好不要被縮小。 例如模拟电路和一些高速集成电路需保持其原来的大小，以使其性能在不同 集成电路发展阶段中维持不变。此情形产生了两难的状况。由于这些不可縮小 的电路经常与可縮小的电路一起整合于相同的半导体芯片中，该可縮小的电路 的性能不受其尺寸所影响，故半导体芯片的集成电路无法一致地被縮小。若要 保持不可縮小的电路原封不动，则需努力以只縮小可縮小的电路。为达到此目标，典型地，先放大不可縮小的电路的图形数据系统(GDS或 GDSII格式)版图。再由该不可縮小电路的被放大的GDS版图产生摘要(Abstract) 电路。将被放大的GDS版图与其摘要电路合并至可縮小的电路的GDS版图与 摘要电路，以产生新的集成电路。然后，晶片厂可将该新的集成电路縮小至与 不可縮小的电路的GDS版图被放大时实质相同的尺寸级(Scale)。因此，当可 縮小的电路被縮小时，不可縮小的电路的GDS版图被恢复至原来的尺寸。然而，已知的縮小集成电路的方法有下列缺点。(l)即使不可縮小的电路被放大再縮小至同样的尺寸级，所造成的最终电 路的尺寸与位置可能与原来的设计不完全相同。这是因为集成电路捕捉(Snap) 至栅格(Grids)中，造成集成电路组件的大小和/或位置的改变。而这个改变会引起性能漂移(Drift)。
(2) GDS文件典型地为多层级的阶层式架构，为了避免因集成电路捕捉至 栅格而引起的不利的断线的产生，GDS文件的阶层式架构需被扁平化至同一 层级，因而造成一个大的GDS文件，使得处理时间变得较久。
(3) 因快速读入所产生的集成电路尺寸的不利变化会造成组件不匹配 (Device Mismatch)。为了匹配组件，虽然组件具有与縮小歩骤前完全相同的尺 寸，但由于这些组件在縮小后位于不同的位置，故其可能会有不同的大小。因 此，组件匹配便被破坏掉。
因此，此技术所需要的是一些新的方法，藉以縮小集成电路而不会引起上 述的问题。
发明内容
本发明的目的在提供一种处理集成电路的方法与生产工具，以改善上述的 问题。
根据本发明的一方面，提供一种处理集成电路的方法。此方法至少包含 提供具有第一尺寸级的第一集成电路，其中该第一集成电路至少包括可縮小
(Shrinkable)的电路和不可縮小的电路，该可縮小的电路包含有第一知识产权 (IntellectualProperty; IP)版图，该不可縮小的电路包含有第二知识产权版图； 产生具有第二尺寸级的第二集成电路，其中第二尺寸级小于第一尺寸级。该产 生第二集成电路的步骤至少包括将可縮小的集成电路縮小至第二尺寸级。所 述方法还至少包含合并具有不可縮小的电路的第二知识产权版图，以产生最
终集成电路。
根据本发明的又一方面，提供一种处理集成电路的方法。此方法至少包括: 提供具有第一尺寸级的第一集成电路，其中此第一集成电路至少包括可縮小的 电路和不可縮小的电路，此可縮小的电路和此不可縮小的电路分别以第一知识 产权版图和第二知识产权版图来代表；自可縮小的电路产生第一幻象电路；自 不可縮小的电路产生第二幻象电路；以第一因子放大第二幻象电路，而产生第 三幻象电路；对第一幻象电路与第三幻象电路进行布局与布线，以产生顶层版 图；以第二因子縮小顶层版图，以产生最终顶层版图，其中第二因子实质上为 第一因子的倒数；以第二因子縮小第一知识产权版图，以产生具有第二尺寸级的第三知识产权版图；以及合并具有最终顶层版图的第二知识产权版图和第三 知识产权版图，以产生最终集成电路。
根据本发明的再一方面，提供一种处理具有第一尺寸级的集成电路的生产 工具，其中此集成电路至少包括分别以第一知识产权版图和第二知识产权版图 来代表的可縮小的电路和不可縮小的电路。此生产工具至少包括第一计算机 程序码，用于自可縮小电路产生第一幻象电路；第二计算机程序码，用于自不 可縮小的电路产生第二幻象电路；第三计算机程序码，用于使用第一因子来放 大第二幻象电路，而产生第三幻象电路；第四计算机程序码，用于对第一幻象 电路与第三幻象电路进行布局与布线，以产生顶层版图；第五计算机程序码， 用于使用第二因子来縮小顶层版图，而产生最终顶层版图；第六计算机程序码， 用于縮小第一知识产权版图，以产生具有第二尺寸级的第三知识产权版图；以 及第七计算机程序码，用于合并具有最终顶层版图的第二知识产权版图和第三 知识产权版图，以产生最终集成电路。
在本发明的实施例中，不可縮小的集成电路的知识产权版图是不被縮小 的。因而可减少或可能消除因縮小不可縮小的集成电路(如组件大小与位置的 改变)所引起的不利效果。
因此，应用本发明的实施例，可消除因捕捉所造成的可能变化；可保证不 可縮小的电路在不同的技术发展阶段中具有完全相同的性能；可利用所减少的 芯片面积的使用；不须扁平化各自的GDS文件的阶层式架构；可保持GDS文 件原来的大小，而不会增加各自的处理时间；可减少或可能消除组件性能漂移 和不匹配。
本发明可由上述的详细说明并辅以所附图示而获得较佳的了解。 图1为示出根据本发明的实施例的流程示意图。
图2为示出半导体芯片中的集成电路的示意图，其中集成电路包括有可縮
小的电路和不可縮小的电路。
图3为示出不可縮小的电路的幻象电路的放大示意图。
图4示出整合不可縮小的电路的幻象电路与可缩小的电路的幻象电路，以
形成顶层版图，并示出了顶层版图的縮小。主要组件符号说明
8-分开可縮小和不可縮小的集成电路 10:放大不可縮小的集成电路的幻象电路 通过布局与布线以形成顶层版图 縮小可縮小的知识产权版图 縮小顶层版图
将可縮小和不可縮小的知识产权版图合并至顶层版图 设计规则检查
12 14 16 20 22 24 28 32 34 37 40 44 48 56 60
版图和电路比较检査
半导体芯片
不可縮小的集成电路
知识产权版图
参考方块
幻象电路
管脚
边界
幻象电路
30:可縮小的集成l
36:幻象电路 38:知识产权版图 42:边界 46:幻象电路
50-管脚
58:幻象电路 62:知识产权版图
具体实施例方式
以下详细讨论本发明实施例的制作与使用。然而，可理解的是，本发明提 供许多可应用的发明概念，其可实施于广泛种类的特定内容中。所讨论的特定 的实施例仅为制作与使用本发明的特定方式的说明，并非要限制本发明的范 围。
图1至图4示出了本发明的一实施例，其中使用45纳米尺寸级所设计的 集成电路系縮小至40纳米尺寸级。可注意45纳米尺寸级和40纳米尺寸级只 是举例说明，而本发明的教导可用于縮小任何两个技术发展阶段间的集成电 路。
图1示出了一例示性的流程图。此流程图中所示的步骤在后续篇幅中详细 讨论。为简单说明起见，本发明的实施例以10/9为放大倍率来放大版图，并以0.9为縮小倍率以将版图由45纳米技术縮小至40纳米技术。然而，这些倍 率仅用于举例说明。本领域技术人员能针对各个技术发展阶段发现合适的倍
图2示出了半导体芯片28中的集成电路，其中集成电路为45纳米尺寸级。 半导体芯片28包含有可縮小的集成电路30和不可縮小的集成电路32，这两 种电路是分开的(如第1图的步骤8)，以使它们可分开地在后续步骤中被处理。 然而，一个半导体芯片可包含多个可縮小的集成电路和多个不可缩小的集成电 路。关于可縮小的集成电路30和不可縮小的集成电路32的教导同样可应用于 其它可縮小的电路30和不可縮小的电路。在此整个叙述中，术语"半导体芯 片"和"集成电路"是指半导体芯片和集成电路的设计，而不是实体的半导体 芯片和实体的集成电路。
不可縮小的电路32优选地包含有模拟电路和/或高速数字电路、或被视为 无法縮小的任何其它电路。不可縮小的电路亦另被称为遗赠电路或关键电路 (critical circuit)。在例示性实施例中，半导体芯片28中的集成电路被设计有5 纳米的栅格，即节点和特征(feature)被设计为与栅格线重迭，在相邻的栅格 线间具有5纳米的距离。
可縮小的集成电路30和不可縮小的集成电路32的每一个包含有版图细 节，亦称为知识产权版图，其可使用GDS文件来表示。可縮小的集成电路30 具有知识产权版图34。摘要(亦称为幻象电路)36由可縮小的集成电路30所产 生。较佳地，幻象电路包含有各自知识产权版图的边界与管脚的信息，其中管 脚被布线工具所使用，以通过连线来将幻象电路36连接到其它幻象电路。换 言之，幻象电路类似于各自的知识产权版图的接口。幻象电路亦可为GDS文 件的格式。不可縮小的集成电路32具有知识产权版图38。幻象电路40由不 可縮小的集成电路32所产生。此外，产生参考方块37，其较佳地具有知识产 权版图与幻象电路间的关系，例如相对应的知识产权版图对幻象电路的所有 权。参考方块37可于稍后用来合并具有各自的幻象电路的知识产权版图。为 容易辨识起见，在此整个叙述中，幻象电路被示出为虚线方块。
图2示出了放大不可縮小的集成电路32的幻象电路40的示意图，如图1 的步骤10所示。在一例示实施例中，幻象电路40被放大为原来尺寸的10/9 倍，其中10/9系被称为放大倍率。幻象电路40包含有边界42和管脚44。该被放大了的幻象电路被称为幻象电路46,其包含有边界48和管脚50。管脚 50的尺寸因而被放大至管脚44的尺寸的10/9倍。
边界48和管脚50有可能并未刚好位于栅格线上。因此，进行捕捉步骤以 将边界48和管脚50捕捉至5纳米的栅格线上，其与如图2所示的集成电路 30和32的栅格线相同。为避免管脚间发生短路，管脚50较佳是内捕捉的 (Inner-Snapped)，意指若管脚50的边界不位于栅格线上，则将边界縮小至最近 的5纳米的栅格线上。另夕卜，封锁区(BlockageRegions;未示出)亦较佳是内捕 捉的，其中封锁区是保留给(半导体芯片28中的集成电路的)知识产权版图的 金属化层中的区域。然而，边界48较佳是外捕捉(Outer-Snapped)至各自最近 的5纳米的网格线上。因此，当管脚50和封锁区可因捕捉步骤而縮小时，边 界48可因捕捉步骤而扩张。
接着，如图4的左半部所示，进行布局与布线(Placement and Route; P&R) 以整合可縮小的集成电路30的幻象电路36和不可縮小的集成电路32的放大 的幻象电路46(如图1的步骤12所示)，而形成一顶层版图。而且，同一半导 体芯片的所有其它幻象电路与幻象电路36和46整合在一起。导线56被布置 在集成电路的幻象电路间，以连接这些幻象电路。要注意的是，由于导线的布 局与布线是在管脚50捕捉后(并可能是在因捕捉所产生的縮小后)进行的，导 线56将会具有与管脚50相同的宽度，虽然在图4中，导线56与管脚50被示 出为具有不同的宽度，以容易辨识。
然后，縮小顶层版图(如图1的步骤16所示)，而产生一最终顶层版图， 其包含有幻象电路58和60。幻象电路58和60分别为幻象电路46和36的縮 小版本。导线56与管脚50亦将被縮小至相同的尺寸级。在一较佳实施例中， 縮小倍率刚好是放大倍率的倒数(0.9)，其中在例示性实施例中，放大倍率为 10/9。因此，放大倍率与縮小倍率的乘积为1，这意味着若不考虑边界48(请参 照图3)的捕捉，不可縮小的集成电路32的幻象电路58具有与幻象电路36(请 参照图2)相同的大小。然而，可縮小的集成电路30的幻象电路60小于原来的 尺寸乘以縮小倍率(0.9)。最终顶层版图较佳地具有0.5纳米的栅格。有利地， 由于0.9乘以5纳米的乘积为4.5纳米，此乘积为顶层版图所预期的栅格尺寸， 故使用0.5纳米的栅格便不需要捕捉的步骤。若縮小的步骤在45纳米和40纳 米技术以外的不同技术发展阶段间进行，则可计算幻象电路58和60的栅格，以确保幻象电路58和60及其对应的管脚与栅格重迭。此处的5纳米与0.5纳 米的栅格仅为例示性栅格，亦可使用不同的栅格。
请参照如图1所示的流程图的步骤14，以縮小倍率缩小可縮小的集成电 路30(图2)的知识产权版图，而产生新的知识产权版图62(亦请参照图2)。
请参照如图1所示的流程图的步骤20，分别将知识产权版图38和62(请 参照图2)与缩小后的幻象电路58和60(请参照图4)合并在一起，因而整合集 成电路的边界与细节。由于知识产权版图38由具有45纳米的原来的电路获得， 故可配合至幻象电路58中。这是因为幻象电路58可能与幻象电路36尺寸完 全相同，或因放大时的捕捉而略大。知识产权版图62以与各自的幻象电路60 相同的縮小倍率来縮小，故也可配合至幻象电路58中。参考方块37(请参照图 2)被用来辨识每一个幻象电路与其对应的知识产权版图。
在前面篇幅所讨论的歩骤后，形成具有40纳米尺寸级的最终集成电路。 希望的是，在最终集成电路中，縮小可縮小的集成电路30，而不会縮小不可 縮小的集成电路32。因此，可进行设计规则检查(Design Rule Check; DRC; 如图1的步骤22所示)来确保最终集成电路遵循所有的设计规则。
然后，进行版图和电路(Layout Verse Schematic; LVS)比较检查的步骤(如 第1图的步骤24所示)。此LVS比较检査的步骤为比较最终集成电路和原来 的设计规格，例如连接导线是否均连接在所希望的组件或类似组件间。此 LVS比较检查的步骤可确保由前面篇幅所讨论的步骤所处理的电路完全符合 原来的设计。此LVS比较检査的步骤可使用SPICE模型来进行。
在图1所示的流程图中，流程图中所示的步骤10至24的每一个均可由一 计算机程序(计算机程序码)来进行，计算机程序可为例如一脚本(Script)，其可 被设计者所执行以产生一集成电路设计。所造成的集成电路已縮小至所欲的尺 寸级，故晶片厂不需进行縮小的步骤。
本发明的实施例具有几个有利的特征。由于原来的知识产权版图38(如图 2)以原来的知识产权版图38的最终集成电路的尺寸来应用，而未经过放大和 縮小步骤，故可消除因捕捉所造成的可能变化。这可保证不可縮小的电路在不 同的技术发展阶段中具有完全相同的性能。另一方面，可縮小的电路被縮小， 并利用所减少的芯片面积的使用。再者，因不须处理知识产权版图38，故不 须扁平化各自的GDS文件的阶层式架构。因此，GDS文件可保持其原来的大小，因而不会增加各自的处理时间。加上，藉由以合适的栅格来仔细处理幻象 电路的放大步骤，可减少或可能消除组件性能漂移和不匹配。
虽然已详述本发明与其优点，应理解的是此处可作各种更动、替代与润饰， 而不会脱离如申请专利范围所定义的本发明的精神和范围。再者，本发明的范 围并不受限于说明书所述的工艺、机械、制造、组成、手段、方法和步骤的特 定实施例。本领域的普通技术人员可从本发明的教导中得知目前存在或以后 所发展的产生与本发明的实施例实质相同的功能和结果的工艺、机械、制造、 组成、手段、方法和步骤，均可被应用于本发明。因此，本发明的保护范围意 图要包括此种工艺、机械、制造、组成、手段、方法和步骤的范围。
权利要求
1、一种处理集成电路的方法，至少包括提供具有第一尺寸级的第一集成电路，其中该第一集成电路至少包括可缩小的电路和不可缩小的电路，该可缩小的电路包含有第一知识产权版图，该不可缩小的电路包含有第二知识产权版图；产生具有第二尺寸级的第二集成电路，其中该第二尺寸级小于该第一尺寸级，该产生该第二集成电路的步骤至少包括缩小该可缩小的集成电路至该第二尺寸级；以及合并具有该不可缩小的电路的该第二知识产权版图，以产生最终集成电路。
2、 如权利要求1所述的方法，其特征在于，所述縮小该可縮小的集成电 路的步骤至少包括自该可縮小的电路产生第一幻象电路；縮小该第一知识产权版图，以产生具有该第二尺寸级的第三知识产权版 图；以及在该第二尺寸级下，合并具有一最终顶端版图的该第三知识产权版图。
3、 如权利要求2所述的方法，其特征在于，所述合并的步骤，还至少包括从该不可縮小的电路产生第二幻象电路； 放大该第二幻象电路，以产生第三幻象电路；对该第一幻象电路与该第三幻象电路进行布局与布线，以产生顶层版图； 将该顶层版图縮小至该第二尺寸级，以产生最终顶层版图；以及 合并具有该最终顶层版图的该第二知识产权版图。
4、 如权利要求3所述的方法，其特征在于，所述放大该第二幻象电路的 歩骤至少包括内捕捉该第三幻象电路中的多个管脚至第一栅格。
5、 如权利要求3所述的方法，其特征在于，所述放大该第二幻象电路的 步骤至少包括外捕捉该第三幻象电路的封锁区至第一栅格。
6、 如权利要求3所述的方法，其特征在于，所述放大该第二幻象电路的歩骤至少包括外捕捉该第三幻象电路的边界至第一栅格。
7、 如权利要求3所述的方法，其特征在于，该最终顶层版图具有小于该 第一栅格的第二栅格，该最终顶层版图的特征与该第二栅格重迭，而未进行捕 捉的步骤。
8、 如权利要求1所述的方法，其特征在于，还至少包括 对该最终集成电路进行设计规则检查。
9、 一种处理集成电路的方法，至少包括提供具有第一尺寸级的第一集成电路，其中该第一集成电路至少包括可縮 小的电路和不可縮小的电路，该可縮小的电路和该不可縮小的电路分别以第一 知识产权版图和第二知识产权版图来代表；自该可縮小的电路产生第一幻象电路；自该不可縮小的电路产生第二幻象电路； 以第一因子放大该第二幻象电路，而产生第三幻象电路； 对该第一幻象电路与该第三幻象电路进行布局与布线，以产生顶层版图； 以第二因子縮小该顶层版图，以产生最终顶层版图，其中该第二因子为该 第一因子的倒数；以第二因子縮小该第一知识产权版图，以产生具有第二尺寸级的第三知识 产权版图；以及合并具有该最终顶层版图的该第二知识产权版图和该第三知识产权版图， 以产生最终集成电路。
10、 如权利要求9所述的方法，其特征在于，所述放大该第二幻象电路的 步骤至少包括内捕捉该第三幻象电路中的多个管脚至第一栅格。
11、 如权利要求9所述的方法，其特征在于，还至少包括 对该最终集成电路进行设计规则检査。
12、 如权利要求9所述的方法，其特征在于，还至少包括版图和电路比较检査的步骤。
13、 一种处理集成电路的生产工具，其中该集成电路具有第一尺寸级，该集成电路至少包括分别以第一知识产权版图和第二知识产权版图来代表的可縮小的电路和不可縮小的电路，该生产工具至少包括第一计算机程序码，用于自该可縮小电路产生第一幻象电路； 第二计算机程序码，用于自该不可縮小的电路产生第二幻象电路； 第三计算机程序码，用于使用第一因子来放大该第二幻象电路，而产生第三幻象电路；第四计算机程序码，用于对该第一幻象电路与该第三幻象电路进行布局与 布线，以产生顶层版图；第五计算机程序码，用于使用第二因子来縮小该顶层版图，而产生最终顶 层版图；第六计算机程序码，用于縮小该第一知识产权版图，以产生具有第二尺寸 级的第三知识产权版图；以及第七计算机程序码，用于合并具有该最终顶层版图的该第二知识产权版图 和该第三知识产权版图，以产生最终集成电路。
14、如权利要求13所述的生产工具，其特征在于，该第二因子具有该第 一因子的倒数值，且其中该第一知识产权版图是以第二因子数来縮小的。
全文摘要
一种处理集成电路的方法与生产工具。所述方法包括提供具有第一尺寸级的第一集成电路，以及产生具有第二尺寸的第二集成电路，其中，第二尺寸小于第一尺寸级。所述第一集成电路包含有一可缩小(Shrinkable)的电路和一不可缩小的电路，所述可缩小的电路包括有第一知识产权(Intellectual Property；IP)版图，所述不可缩小的电路包含有第二知识产权版图。所述产生第二集成电路的步骤包括将可缩小的电路缩小至第二尺寸。所述方法还包括合并具有不可缩小的电路的第二知识产权版图，以产生最终集成电路。同时公开了一种处理集成电路的生产工具。
文档编号G06F17/50GK101266626SQ200710181530
公开日2008年9月17日 申请日期2007年10月18日 优先权日2007年3月13日
发明者侯永清, 张丽丝, 王中兴, 鲁立忠 申请人:台湾积体电路制造股份有限公司