在电路设计阶段期间自动优化器件结构的制作方法

专利名称：在电路设计阶段期间自动优化器件结构的制作方法
技术领域：
本发明涉及微电子元件例如包括微电子器件的集成电路的设计和制造。
背景技术：
在设计的电路设计阶段期间，使用多种方法优化版图的晶体管的性能。
例如，在共同受让的Christopher J. Gonzalez等的题目为"Method for Implementing Overlay-Based Modification of VLSI Design Layout"的待批 准的美国申请No.l 1/278,162中，通过在i殳计规则允许的范围内离沟道尽可 能远地向外移动晶体管的n阱(掺杂的半导体区域)的边界，可以最大化 单独器件的性能。当版图中的绝大多数器件比紧凑才莫型的参考器件弱时， 该方法将是有利的，其中紧凑模型代表带具有参考性能级别的器件版图。 然后，因为仅沿一个方向移动边界是简单的，并且可以将边界移动到器件 容易与紧凑;f莫型的参考器件一致的位置，所以可以应用仅仅改善所有器件 性能的方法。然而，有时每个设计意图预期的是版图的某些器件需要弱于 或强于紧凑模型的参考器件。然后，在需要改变器件的性能(同时保持电 路设计中的周围的器件的性能)时，必须通过与设计意图相关的指令集合 来修改移动边缘的特定方向。
在另一个实例中，如在共同拥有的Dureseti Chidambarrao等的题目 为 "Methodology For Layout-Based Modulation And Optimization Of Nitride Liner Stress Effect In Compact Models ，，的美国专利z>开 No.2007/0028195中所描述的，可以建模晶体管的应力衬里的改变对于该晶 体管性能的影响。

发明内容
根据本发明的方面，提供了一种方法用于改善具有在电路中互连的多 个半导体器件的超大规模集成电路的设计。在所述方法中，所述设计中的
所述多个半导体器件中的一个器件的特征的边缘可沿相对于固定的参考的 第一方向移动，当这样做时可以改善所述电路的性能。可以对所述多个半 导体器件中的每一个器件重复移动所述边缘的所述步骤。
例如，根据本发明的一个方面，提供了一种改善超大规模集成电路的 设计的方法，所述设计代表了在电路中互连的多个半导体器件。确定是否 所述设计中的所迷多个半导体器件中的一个器件的特征的边缘可以沿笫一 方向移动允许的范围内的距离，以便满足所述电路的性能目标和匹配目标。
如果如此，沿所述第一方向移动所述边缘所^巨离，所^J巨离祐:计算为最 好地满足所述性能目标和所述匹配目标。对所述多个半导体器件中的每一 个器件重复上述步骤。如果需要，重复上迷步骤直到认为所述电路的所述 性能目标和匹配目标得以充分满足。
根据本发明的另一方面，提供了具有记录在其上的计算机可读指令的 记录介质。所述指令可由计算机执行以实施上述的改善所述集成电路的所 述i殳计的所述方法。
根据本发明的另一方面，提供了一种信息处理系统，可以操作所述系 统改善集成电路的设计。所述信息处理系统包括处理器和可执行的以实现 上述方法的指令。


图l是平面图，其示例了根据本发明的实施例的微电子元件例如具有 超大^#集成电路的半导体芯片的一部分的电路设计的版图2是通过图1中的线2-2的截面图，其示例了4艮据本发明的实施例 的示例性的n型场效应晶体管("NFET")和示例性的p型场效应晶体 管("PFET");
7图3是进一步示例了根据本发明的实施例的在图1中示出的版图的示 例性的NFET的平面图4是示例了根据本发明的实施例的改进微电子元件的至少一部分的 电路设计的方法的流程图5是进一步示例了根据本发明的实施例的改进微电子元件的至少一 部分的电路设计的方法的流程图；以及
图6是示例了根据本发明的实施例的信息处理设备的框图。
具体实施例方式
图1是示例了用于微电子元件12的一部分的设计的版图10的平面图。 如在这里所使用的，术语"版图"指集成电路的至少一部分的设计表示， 版图至少指定了在设计中所包括的半导体器件的特征的尺寸、布局和取向。 例如，微电子元件可为超大规模集成电路例如在半导体芯片上提供的。如 其中所示例的，版图包括多个微电子器件，例如包括n型场效应晶体管 ("NFET，，) 14a、 14b和p型场效应晶体管("PFET" ) 16a、 16b的半导 体器件。版图可包括附加的微电子器件(未示出)和附加类型的微电子器 件(未示出)，例如，有源器件例如除了其他的之外的晶体管、二极管、 以及无源器件例如电容器、电感器和电阻器。参考图1，每个NFET14a、 14b具有对应的有源半导体区域18a、 18b，并且每个PNFET16a、 16b具 有对应的有源半导体区域20a、 20b。每个有源半导体区域18a、 18b、 20a、 20b通过一个或多个浅沟槽隔离"STI"区域(22)与其他的这样的有源半 导体区域分离。每个NFET14a、 14b还具有对应的栅极导体24a、 24b,并 且每个PFET16a、 16b具有对应的栅极导体26a、 26b。
如图1中所进一步示例的，每个NFET14a、 14b具有覆盖在各有源半 导体区域18a、 18b和栅极导体24a、 24b之上的对应的应力介质衬里28a、 28b。同样，每个pFET16a、 16b具有覆盖在各有源半导体区域20a、 20b 和栅极导体26a、 26b之上的对应的应力介质衬里30a、 30b。每个应力衬 里将应力施加到对应晶体管的导电沟道，因此，在一个实例中，当晶体管开启时可获得增加的迁移率和电流。典型地，将压缩应力衬里设置在PFET 的有源半导体区域之上以在其开启时增加通过PFET的电流。典型地，将 拉伸应力衬里设置在NFET的有源半导体区域之上以在其开启时增加通过 NFET的电流。可选地，将拉伸应力衬里设置在PFET的有源半导体区域 之上，这将趋于在其开启时减少通过这样的PFET的电流的量。同样，当 将压缩应力衬里^:置在NFET的有源半导体区域之上时，典型地减少这样 的NFET的开-电流的量。
通常，可以通过改变覆盖这样的晶体管的应力衬里的边缘位置的一个 或多个来调节晶体管的性能。因此，才艮据在这里描述的本方法，版图中的 应力衬里的边缘位置可因晶体管的不同而变化。例如，如图1所示，某些 应力衬里的边缘位置与其他衬里的边缘位置不同。例如，在图1右侧，属 于NFET14b的应力衬里28b的边缘28b，处于与最近的属于PFET16b的应 力衬里30b的边缘30b，分隔开的位置处。换言之，邻近的应力衬里的边缘 28b，、 30b，不重叠。另一方面，在图1左侧，属于NFET14a的应力村里 28a的边缘28a，处于与最近的属于PFET16a的应力衬里30a的边缘30a， 重叠的位置处。如图2中的其对应的截面图所最好地示出的，属于PFET16a 的应力衬里30a的边缘30a，横向延伸越过属于NFET14a的应力村里28a 的边缘28a，，因而PFET的衬里30a与NFET的衬里28a重叠。
图2还示例了包括通过STI区域22彼此分离的有源半导体区域18a、 20a的晶体管的特征。在图2中还示例了 NFET14a和PFET16a的导电沟 道32a和34a,每个导电沟道32a和34a被设置在对应的栅极导体24a、 26a 中的对应的一个之下。
图3是平面图，示例了电路设计的单独的场效应晶体管结构，例如 NFET114，其可与以上参考图1和图2示出和描述的NFET14a的结构相 同或不同。例如，如其中示出的，NFET114具有有源半导体区域118，其 由邻接的隔离区域例如浅沟槽隔离("STI")区域的纵向边缘146a、 146b 和横向的边缘148a、 148b限定。有源半导体区域118具有对准晶体管导 电沟道的长度142方向的纵向尺寸140。有源半导体区域118还具有等于NFET的导电沟道的宽度的横向尺寸144。
从下列描述将了解，对于版图中的每个晶体管，当改变有助于实现版 图的器件的总的集体性能目标时，就改变该器件的设计。图3中还示例了， 晶体管114的应力衬里128的边缘出现在纵向边缘位置128a和128b和横 向边缘位置128c和128d。当这样做有助于电路设计中的器件一起获得总 性能目标时，可通过改变属于该晶体管的应力衬里的边缘位置中的一个或 多个以几种方式潜在地改变该晶体管114的设计。还可考虑的是改变给定 器件例如晶体管的版图会影响其他器件的可能性。才艮据本发明的实施例的 下面描述的方法it明了该可能性，因为可以应用每一种方法以实现整体考 虑的电路的性能目标。在该情况下，在这里的本发明的实施例中，实现设 计所表示的电路中的器件的总性能目标的方法不是简单的最大化电路中的 每个单独器件的性能。更确切地，根据本实施例，关于直接或间接连接到 单独的器件的 一个或多个其他器件的性能来考虑增加每个单独器件的性能 的影响。例如，在组合逻辑电路中许多器件被连接到一起，组合逻辑电路 即例如逻辑门的电路， 一旦输入的值变化其输出可在高值与低值之间切换。 在这样的組合逻辑电路中， 一个逻辑门，例如AND门，接收两个或更多 的其他逻辑门的输出。这对于其他类型的逻辑门也是一样的，例如除了其 他的之外的OR门、NAND门或NOR门。
因此，特定的器件的速度不应通过i殳计中的改变而增加得太多，因为 会导致该速度超过接收该特定的器件的输出的另一器件准备接收输入的速 度。同样的，特定的器件的速度不应通过i殳计中的改变而增加得太多，因 为会导致该速度超过连接到该特定的器件的输出的另 一器件接收该输出的 速度。连接的晶体管的速度兼容的程度可称为"匹配"。在一种情况下，对 于组合逻辑电路，存在这样的目标，该目标为在两个直接连接的晶体管之 间获得速度差异小于5%的匹配。在另一种情况下，目标允许直接连接的 晶体管之间的20%的速度差异。由组合逻辑电路构建时序逻辑电路，时序 逻辑电路也就是例如触发器的电路，在时钟的边缘处其输出在高值与低值 之间切换。由此，将许多相同的考虑应用到时序逻辑电路和组合逻辑电路。因此， 一个晶体管114对将由在电路中连接的多个半导体器件所实现 的总性能目标的贡献基于两个不同的考虑单独的性能和特定的晶体管的 性能与连接到该特定的晶体管的其他器件的性能之间的匹配。
在本发明的实施例中，当产生的晶体管的性能变化和该晶体管与其他 晶体管之间的匹配程度将改善其中连接着该晶体管的电路的性能时，属于 设计中描述的特定的晶体管的应力衬里的边缘位置可以被移动到新的边缘 位置。典型地，以沿相对于固定的参考的特定方向移动边缘位置。相反地， 当特定的晶体管的性能改变和该晶体管与其他晶体管之间匹配程度不能改 善性能时，将不移动这样的边缘位置。
根据本发明的实施例，现在将参考图4中的流程图来描述一种改善微 电子元件的至少一部分的电路i殳计的方法。在该方法的初步步骤中，通过 -没计自动工具生成初始版图210。在版图中包括微电子元件的该部分的所 有微电子器件及其互连的设计表示。因此，版图指出了由STI区域122界 定的有源半导体区域118的边缘位置146a、 146b、 148a和148b，并指出 了导电沟道的长度142和宽度144(图3)。版图还指出了应力衬里的边缘 4立置128a、 128b、 128c、以及128d。
如块220所示例的，进行分析以确定是否版图满足性能和匹配目标组 225。分析方法可以包括称为"才莫拟质量(analog quality)"的多种方法中 的任何一种，其被视为全面模拟，使用了例如SPICE ("强调集成电路的 模拟程序")或多种降低了准确度的方法之一的程序。单独的器件的性能和 匹配目标解决了集体考虑的版图的晶体管的总性能目标。此外，在该块中， 可识别单独的器件的性能和该单独的器件与其他单独的器件的匹配的单独 的目标，并确定单独的器件是否满足这样的目标。在该块中，还识别不满 足单独的目标的器件的坐标位置。
在块230中，确定是否满足了所有性能和匹配的目标。典型地，目标 在该阶段尚未实现，那么输出为"否"，现在进行各步骤以在当其满足总性 能目标时改善单独的晶体管的设计。不满足单独的性能和匹配目标的版图 的特定的器件的i殳计,皮依次考虑以确定是否可以改善性能、匹配或同时改善二者。
在块235中，选择版图中的下一个器件以考虑。如果不存在之前的器 件，该器件将是将考虑的第一器件。然后，在块240中，确定是否单独的 器件的应力衬里的边缘位置的移动满足版图的总性能目标。应力村里的边 缘128a、 128b、 128c、 128d (图3 )的位置中的任何一个可沿一方向移动 以改善器件的性能、其匹配版图中的其他器件、或同时改善两者。有时， 移动应力村里的一个边缘的位置会改善匹配而不改善性能或甚至使单独的 器件的性能降低。在块240中，考虑移动应力衬里的边缘位置同时对性能 和匹配的影响。当确定为"是"时，那么在块245中，以这样的量移动边缘 位置，该量即距离，该距离最好地满足了在其中连接了单独的器件的电路 的性能和匹配目标。边缘位置所移动的这样的量即距离，可以在值的范围 内变化。在一个实例中，在65nm技术中，边缘128b的位置可以在这样的 距离范围内变化，该距离范围为与邻近的STI区域的边缘146b相距50nm 到180nm。在通常情况下，在块245中，以这样的距离移动单独的器件的 应力衬里的边缘位置，该距离被计算为最好地满足在其中连接了该单独的 器件的电路的组合的性能和匹配目标。
块240中，立刻考虑单独的器件的应力衬里的两个、三个或所有边缘 128a、 128b、 128c和128d的位置的移动，以便在块245中可以立刻移动 应力村里的多个边缘的位置以满足该器件的性能或匹配目标。
偶尔地，在块240中，可以确定特定的器件的应力衬里的边缘位置的 移动不能服务于性能或匹配目标。在该情况下，块240中的确定为"否"。 随后，在块250中，确定是否将特定的器件从性能需改善的器件的列表中 去除。换言之，在进行通过应力衬里的边缘位置的改变以增加性能的进一 步尝试时，可以去除该器件。当不可以增加版图中的特定的器件的性能时， 或当应力衬里的边缘位置的改变会导致电路设计中的其他器件的性能劣化 时，可以做出该决定。当确定为"是"时，因为应力衬里的边缘位置的改变 不能使性能增加，特定的器件应被去除。另一方面，当特定的器件应被去 除时，当由于该器件不能对版图中的全面考虑的器件的性能或匹配目标有所贡献时，确定同样可以为"是"。在任一情况下，在步骤255中，从寻求 通过移动应力衬里的边缘位置来增加性能的器件的列表中去除该特定的器 件。
在进行了关于块245或块250的步骤之后，做出了是否已考虑了最后 的器件的确定。在典型的情况中，当确定为"否"即该器件不是最后的器件， 那么在块235中考虑下一个器件并且将上述的块240及其后续的步骤应用 于该器件。当确定为"是"即该器件是最后的器件时，那么在步骤220中进 行是否满足版图的性能和匹配目标的分析。该分析可与初始参考块220进 行的分析相同或相似。然后，在块230中当确定满足目标(例如性能、匹 配或两者一起)时，进行块270中的最终检查，是否考虑的所有器件适宜 地满足了容差和设计规则。例如，设计规则需要应力衬里的边缘位置与有 源半导体区域的边缘之间的距离不小于最小距离。可选地，即使某些器件 的特征例如应力4十里没有改变，该步骤也可应用于版图的所有器件。以 该方式，在块245中的改变特定的器件的设计的影响可关于其他设计未改 变的器件来考虑。可以在该阶段通过自动校正器件设计的特征以便满足该 容差或设计规则，来处理在此时发现的任何的容差或设计规则的违反。
在上述方法的变形中，在块240中，优于单独地考虑每个器件，可以 同时考虑多个器件以确定是否应该移动属于其的应力衬里的边缘位置。例 如，可以同时考虑在微电子元件例如半导体芯片的特定路径或块中的所有 器件。在另一实例中，可以同时考虑属于微电子元件的一个宏层 (micro-level)的细分的所有器件。在另一实例中，可以同时考虑和处理 整个微电子元件的所有器件。
图5示例了参考图4描述的方法的另一变形。当在块220 (图4)中初 始识别的所有考虑的器件已在块240中被考虑过并且进行了第二次通过块 220的分析时，执行图5中示例的方法的变形。当在块230中仍未满足这 些器件的性能和匹配目标时，执行图5中示例的附加的步骤，其中可以调 整每个器件的沟道宽度以服务于目标。
在该情况下，替代随后继续图4中的块235，方法以考虑下一个器件(块235)继续，其中在块340中确定是否晶体管的导电沟道的宽度144 (图3)的改变满足目标例如器件的性能和匹配目标。与上述关于块245 (图4)的描勤目似，当块340的结果为"是"时，然后在块345中调整器 件的沟道宽度，即以最好地满足目标的量加宽或变窄。
在块360中，确定是否这是将以该方式考虑的最后的器件，并且如果 输出为"是"，则关于性能和匹配目标(块325)进行分析(块320)。如果 随后确定了考虑的器件已满足了目标(块330)例如性能和匹配目标，那 么在块370中进行关于容差和设计规则的最终检查，类似前面参考块270 (图4)所描述的。
在上述实施例(图4)的另一变形中，提供了一种方法，其中电路设 计的性能通过图4和图5中示出的操作之间的迭代来改善。可选地，两个 流程可合并成一个。在该情况下，在块240、 245中示出的操作之后对考虑 的器件立即进行块340、 345中示出的操作。
在上述实施例(图4)的又一变形中，为了影响器件的性能，考虑版 图的不同特征的改变。例如，将改变的版图特征可以为在器件114内沿电 流流动方向的栅极导体124的边缘与有源半导体区域118的邻近的边缘 146b之间的距离152 (图3 )。在这样的情况下，改变图4的块240以便 考虑有源半导体区域的边缘相对于栅极导体的边缘的移动。此外，在块245 中，以最好地满足目标的量来移动有源半导体区域的边缘。
希望在这样的信息处理系统上执行上述方法，信息处理系统例如计算 机例如具有能够执行以计算机可读的形式提供给信息处理系统的指令序列 的处理器的系统。图6示例了才艮据本发明实施例的信息处理系统800。如 图6所示，信息处理系统包括具有存储器812的第一处理器810。处理器 810可为单处理器或包括设置为以并行或半并行的方式来执行程序指令的 多个处理器。向处理器810提供输入输出(I/O)和网络接口 830 (此后称 为"1/0接口")来输入包括指令和数据的程序以执行方法，例如参考图4 和图5所描述的方法，和用于输出执行程序的结果。1/0接口 830优选地 包括到可移除数字存储介质，例如磁盘、磁光盘、读/写盘、只读光盘、数
14字带、可移除硬盘驱动器、可移除固态存储器例如便携存储器卡及其它的
一种或多种类型的接口。此外，1/0接口包括网络接口，例如调制解调器 和网络适配器卡用于允许与网络交换信息。1/0接口 830还包括显示或其 他用户接口 870用来向用户输出信息、从用户输入信息、或两者兼顾。用 户接口 870还附加地包括一个或多个其他的接口装置，例如键盘、鼠标、 扬声器、游戏手柄、扫描仪、打印机等及类似设备。就将上述任何类型的 可移除存储介质插入或连接到1/0接口而言，可以传输存储在这样的可移 除存储介质中的包含指令組的程序作为在I/O接口 830和处理器810之间 的输入840。除程序之外，数据，例如将通过指令操作的一个或多个电路 设计数据、其他数据等也通过I/0接口 830输入，这些数据例如来自存储 器860或来自一个或多个计算机系统例如通过网络890的服务器计算机 880。 一旦将设定为将操作的程序和数据加载至处理器810，处理器便执行 与数据相关的程序的指令組，并向连接到其的I/0接口 830提供输出850。
在一个实施例中，包含信息的程序例如用于执行根据本发明的实施例 的方法的指令的程序被存储在将被提供到1/0接口 830的一个或多个可移 除存储介质上，并被加栽到处理器810中。可选地，将包含指令的程序从 存储器860、可移除存储介质或一个或多个例如计算机系统880的其他的 计算机的存储器、或网络的其他存储装置传输到调制解调器、网络适配器 或I/O接口 830的其他装置并由其进一步传输到处理器810。在处理器810 接收并将程序加载到存储器中之后，然后关于提供给处理器810的数据组 来执行程序。以这样的方式，可根据本发明的实施例实施根据上述方法中 的一种或多种的自动改善电路设计的方法。
虽然根据其某些优逸的实施例详细地描述了本发明，但是可以对其做 出许多的修改和改进而不背离仅受下列所附权利要求限制的本发明的真实 范围和精神。
权利要求
1. 一种改善超大规模集成电路的设计的方法，所述设计代表了在电路中互连的多个半导体器件，所述方法包括以下步骤(a)确定是否所述设计中的所述多个半导体器件中的一个器件的特征的边缘可以沿一方向移动允许的范围内的距离，以便满足所述电路的性能目标和匹配目标，并且如果是这样的，(b)沿所述方向移动所述特征的所述边缘所述距离，所述距离被计算为最好地满足所述性能目标和所述匹配目标；(c)对所述多个半导体器件中的每一个器件重复步骤(a)和(b)；以及(d)如果需要，重复步骤(a)、(b)和(c)，直到认为充分满足了所述电路的所述性能目标和所述匹配目标。
2. 根据权利要求l的方法，其中所述特征包括应力衬里。
3. 根据权利要求2的方法，其中步骤(b)包括移动所述特征的所述 边缘所述计算的距离，即使这样做会降低所述一个半导体器件的单独的性 能。
4. 根据权利要求3的方法，其中通过设计规则限制所述允许的范围。
5. 根据权利要求4的方法，其中所述设计规则要求所述边缘与在其中 设置了所述半导体器件的有源半导体区域的边缘之间的最小距离。
6. 根据权利要求2的方法，其中每个所述半导体器件包括具有这样的 沟道晶体管，所述沟道的宽度在隔离区域的边缘之间沿横向方向延伸，并 且步骤(b)包括沿所述横向方向移动所述应力衬里的所述边缘。
7. 根据权利要求2的方法，其中每个所述半导体器件包括具有沟道的 晶体管，所述沟道的长度沿纵向方向延伸，所述沟道的宽度沿横向方向延 伸，所述边缘包括沿所述横向方向延伸的所述应力衬里的笫 一边缘和沿所 述纵向方向延伸的所迷应力衬里的第二边缘，其中步骤(b)包括沿所述 纵向方向移动所述第一边缘和沿所述横向方向移动所述第二边缘。
8. 根据权利要求7的方法，其中所述边缘还包括远离所述第一边缘的 所述应力衬里的第三边缘，并且步骤(b)包括沿所述纵向方向移动所述 第三边缘。
9. 根据权利要求8的方法，其中所述边缘还包括远离所述第二边缘的 所述应力衬里的第四边缘，并且步骤(b)包括沿所述横向方向移动所述 第四边缘。
10. 根据权利要求2的方法，其中所述多个半导体器件包括具有沟道 的晶体管，所述沟道的宽度在有源半导体区域的边缘之间沿横向方向延伸， 并且步骤(b)还包括移动所述有源半导体区域的所述边缘。
11. 根据权利要求2的方法，其中所述多个半导体器件包括晶体管并 且所述特征包括具有沿纵向方向延伸的长度的沟道，所述方法还包括，在 步骤(d)后，进行以下步骤(e )确定是否限定了所述沟道的宽度的有源半导体区域的第 一和第二 边缘中的至少 一个边缘可以沿第二方向移动允许的范围内的距离，以便满 足所述电路的性能目标和匹配目标，并且如果是这样的，(f) 沿所述第二方向移动所述至少一个边缘所^巨离，所i^巨离祐:计 算为最好地满足所述性能目标和所述匹配目标；(g) 对所述多个半导体器件中的每一个器件重复步骤(e)和(f);以及(h) 如果需要，重复步骤(e) 、 (f)和(g),直到认为充分满足 了所述电路的所述性能目标和所述匹配目标。
12. 根据权利要求1的方法，其中每个所述多个半导体器件包括在有 源半导体区域中设置的晶体管，所述晶体管具有长度沿纵向方向延伸的沟道，通过隔离区域沿所述纵向方向将所述晶体管与至少一个其他的晶体管 分离，并且步骤(b)包括沿所述纵向方向移动所述有源半导体区域的边 缘。
13. 根据权利要求12的方法，其中所述晶体管具有栅极导体并且所述 边缘沿所述纵向方向与所述栅极导体分离。
14. 根据权利要求2的方法，其中每个所述多个半导体器件包括在有 源半导体区域中设置的晶体管，所述晶体管具有长度沿纵向方向延伸的沟 道，通过隔离区域沿所述纵向方向将所述晶体管与至少一个其他的晶体管 分离，所述方法还包括，在步骤(d)之后，执行以下步骤(e )确定是否所述有源半导体区域的至少一个边缘可以沿所述纵向方 向移动允许的范围内的距离，以便满足所述电路的性能目标和匹配目标， 并且如果是这样的，(f) 沿所述纵向方向移动所述至少一个边缘所iiJ巨离，所i^巨离祐:计 算为最好地满足所述性能目标和所述匹配目标；(g) 对所述多个半导体器件中的每一个器件重复步骤(e)和(f);以及(h) 如果需要，重复步骤(e) 、 (f)和(g)，直到认为充分满足 了所述电路的所述性能目标和所述匹配目标。
15. —种改善超大规模集成电路的设计的可操作的信息处理系统，所 述设计代表了在电路中互连的多个半导体器件，包括装置，用于进行确定是否所述设计中的所述多个半导体器件中的一个 器件的特征的边缘可以沿第一方向移动允许的范围内的距离，以便满足所 述电路的性能目标和匹配目标的步骤(a)，并且如果是这样的，装置，用于进行沿所述第一方向移动所述特征的所述边缘所^巨离的 步骤(b)，其中所述距离被计算为最好地满足所述性能目标和所述匹配 目标；装置，用于进行对所述多个半导体器件中的每一个器件重复步骤(a) 和(b)的步骤(c);以及装置，如果需要，用于进行重复步骤(a)、 (b)和(c)的步骤(d)， 直到认为充分满足了所述电路的所述性能目标和所述匹配目标。
16. 根据权利要求15的信息处理系统，其中所迷特征包括应力衬里。
17. 根据权利要求15的信息处理系统，其中用于沿所述第一方向移动 所述特征的所述边缘所^J巨离的所述装置包括这样的装置，所述装置用于移动所述特征的所述边缘所述计算的距离，即4吏这样做会降低所述一个半 导体器件的单独的性能。
18. 根据权利要求17的信息处理系统，其中通过设计规则限制所述允 许的范围。
19. 根据权利要求18的信息处理系统，其中所述设计规则要求所述边 缘与在其中设置了所述半导体器件的有源半导体区域的边缘之间的最小距 离。
全文摘要
本发明涉及在电路设计阶段期间自动优化器件结构。提供了一种改善超大规模集成电路的电路设计的方法，所述设计代表了在电路中互连的多个半导体器件。确定是否所述设计中的所述多个半导体器件中的一个器件的特征的边缘可以沿第一方向移动允许的范围内的距离，以便满足所述电路的性能目标和匹配目标。如果如此，沿所述第一方向移动所述边缘所述距离，所述距离被计算为最好地满足所述性能目标和所述匹配目标。对所述多个半导体器件中的每一个器件重复上述步骤。如果需要，重复上述步骤直到认为所述电路的所述性能目标和匹配目标得以充分满足。
文档编号G06F17/50GK101446993SQ20081014981
公开日2009年6月3日 申请日期2008年9月27日 优先权日2007年11月29日
发明者D·奇丹巴尔拉奥, J·希伯勒, R·Q·威廉姆斯 申请人:国际商业机器公司