专利名称：用于在磁致电阻存储器件的写操作期间改善磁场产生的方法和设备的制作方法
技术领域：
本发明涉及磁性或者磁致电阻随机存取存储器(MRAM)，更具体地说，涉及用于在这种磁致电阻存储器的写操作期间调制产生的磁场的方法和设备。
背景技术：
目前许多公司都在考虑磁性或者磁致电阻随机存储存储器(MRAM)作为闪存的继任者。它具有替代除了最快的静态RAM(SRAM)存储器之外的所有存储器的潜力。该存储器是非易失存储器，这意味着不需要电源来维持所存储的信息。这被看作是超越大部分其它类型存储器的优点。
最初由Honeywell Corp.USA开发了MRAM概念，并且利用磁性多层器件中的磁化方向作为信息存储和得到的用于信息读出的电阻差。如同所有的存储器一样，MRAM阵列中的每个单元都必须能够存储至少两种状态，表示“1”或者“0”。
存在不同种类的磁致电阻(MR)效应，其中巨型磁致电阻(GMR)和隧道磁致电阻(TMR)是目前最重要的。GMR效应和TMR或者磁性隧道结(MTJ)或者与自旋相关的隧穿(Spin Dependent Tunneling)(SDT)效应提供了实现a.o.非易失磁性存储器的可能性。这些器件包括薄膜叠层，其中至少两个薄膜是铁磁性或者亚铁磁性的，并且通过非磁性的夹层分隔。GMR是具有导体夹层的结构的磁致电阻，TMR是具有介质夹层的结构的磁致电阻。如果在两个铁磁性或者亚铁磁性膜之间放置非常薄的导体，那么复合多层结构的有效平面内电阻当膜的磁化方向平行时最小，当膜的磁化方向反平行时最大。如果薄的介质夹层放置在两个铁磁性或者亚铁磁性膜之间，那么当膜的磁化方向平行时观察到膜之间的隧穿电流最大(或者因此电阻最小)，当膜的磁化方向反平行时膜之间的隧穿电流最小(或者因此电阻最大)。
通常以上述结构从平行磁化方向向反平行磁化方向状态转变的电阻增加百分比测量磁致电阻。TMR器件提供了比GMR结构更高的百分比磁致电阻，因此对于较高的信号和较高速度具有潜力。近来的结果表明与好的GMR单元的6-9％磁致电阻相比，隧穿给出了超过40％的磁致电阻。
MRAM包括以阵列设置的多个磁致电阻存储单元1。一种现有技术的存储单元1示于图1。每个存储单元1包括磁致电阻存储元件2、数字线4和位线6的第一交点以及位线6和字线8的第二交点。存储单元1借助于位线6在列中串联耦连存储单元1，并且借助于数字线4和字线8在行中串联耦连存储单元1，由此形成阵列。所使用的磁致电阻存储元件2例如可以是磁性隧道结(MTJ)，但不限于此。
如图2所示，MTJ存储元件2通常包含层叠结构，该层叠结构包括固定或者钉扎层10、自由层12和夹在其间的介质阻挡层4。MTJ存储元件2还包括形成下导电接触22的非磁性的导体和例如自由磁性层12之上的上接触16。自由和钉扎层的叠层还可以倒置，使得上接触在钉扎的磁性层上。钉扎磁性层10和自由磁性层12都可以由例如NiFe构成，介质阻挡层14例如可以由AlOx构成。此外，自由和钉扎层都可以通过不同磁性层的多层形成，还结合非磁性或者反铁磁性层。通过在其间具有介质层14的铁磁性或者亚铁磁性层10、12的叠层上施加小电压，电子可以隧穿介质阻挡层14。
磁性材料的钉扎层10具有总是指向相同方向的磁向量。自由层12的磁向量是自由的，但是受层的物理尺寸制约，指向两个方向的任意一个方向与钉扎层10的磁化方向平行或者反平行。
以如下的方式来使用MTJ存储元件2，通过在电路中连接MTJ存储元件2使得电流可以从磁性层之一垂直穿过元件2流向另一个磁性层。MTJ单元1在电学上可以通过与开关元件例如晶体管T串联的电阻器R表示，如图1所示。电阻器R的电阻大小取决于存储元件2的自由和钉扎磁性层的磁向量的方向。当磁向量指向相反的方向时，MTJ元件2具有相对高的电阻(HiRes)，当磁向量指向相同的方向时，具有相对低的电阻(LoRes)。
现有技术存储单元的2×2阵列的概略前视图示于图2。在MRAM阵列中，包括多个MRAM单元、在每个位或者存储元件2下面或者上面穿过、承载产生开关转换场的电流的垂直导线4、6。设计每个位，使得当电流仅施加给一条线时不进行开关转换，但是当电流流过在所选择的位处相交的两条线4、6时进行开关转换(仅当自由层的磁向量与开关转换场的方向不一致时出现开关动作)。
在MTJ存储单元1的阵列中提供数字线4和位线6，其中数字线4在存储单元2的一侧沿着阵列的行行进，位线6在存储元件的相反侧顺着阵列的列行进。为了清楚部分颠倒图2中的结构数字线4在MTJ元件2的下面体行进(向着其中设置了晶体管T的衬底定位MTJ元件2的该侧)，位线6在MTJ元件2的上面体行进(向着远离其中设置了晶体管T的衬底的方向定位MTJ元件2的该侧)。然而，如果这样绘图，位线6应使磁致电阻元件2不清楚，而磁致电阻元件2更是图的相关部分。
存储元件2借助于互连层16和多个金属化层18和通路20与晶体管T连接。在存储元件2和位线6之间存在伽伐尼(galvanic)连接22。每个存储单元1的晶体管T连接到地线24。
在写或者编程模式，需要的电流流过所选择的数字线4和位线6，使得在它们的交点产生磁场峰，足以转换MTJ元件2的自由层12的极化，以便将MTJ单元2的电阻从LoRes(低电阻)状态转换到HiRes(高电阻)状态，或者反过来(取决于流过位线6的电流方向)。同时，所选择的存储单元1(在所选择的数字线4和所选择的位线6的交点处的存储单元)中的开关元件例如晶体管T处于截止状态，例如通过将字线8上的电压保持在低电压(在开关元件是晶体管T的情况下是0伏)。所选择的数字线4和所选择的位线6中的电流是这样的它们一起提供能够改变所选择存储元件的自由层的磁向量方向的磁场，但是任意一条中的电流自身不能够改变存储状态。因此仅所选择的存储元件被写入，而不是选择的相同数字线4或者位线6上的任何其它存储元件。
MRAM的缺点在于，所需要的编程电流非常高，因为需要在磁致电阻材料的附近感应两个足够高的磁场。在IBM和Motorola的展示中，0.6μm的CMOS技术证明使用5至10mA范围内的电流给出了稳定的读和写操作。这些展示中典型器件是大约0.1-0.5μm2。
为了得到更小的存储器，MRAM技术的尺寸进入亚100nm区是有希望的，但是不是简单可以达到的。磁性元件一般具有一些纵横比以通过形状的各向异性稳定有利的磁化方向。然而，更小的尺寸导致固定纵横比的开关转换场增加。因此，对于更小的器件，应减小纵横比。另一方面，长期热稳定性例如数据保持力需要某种抗开关转换的最小能量势垒(KuV)，基本上设定了开关转换场的最小值(～Ku)。
通过发送流过位线或者字线(总体上称作电流线)的电流在芯片上产生磁场，并且该磁场与电流成比例。为了得到更高的磁场，需要使用更高的电流。然而，低功率场合将需要低电流。这些要求是相互矛盾的。等比例规则(Scaling Law)也适用于电流线，尤其适用于它们的截面。电流线中的电流强度限制到～107A/cm2，对于Cu一般是电子迁移的极限。在较高的电流强度，金属原子在电流线中迁移，导致金属线破裂。上述限制将Cu电流线中电流的上限设定到每100nm×100nm的截面1mA。换句话说，当限制了降低了现有技术的磁致电阻存储器尺寸时可以产生的磁场幅度。
US-6385083宣称通过对每个存储元件设置一个位线和多个字线解决了该问题。流过这些线的电流都贡献于所选择的存储单元的磁场。通过该方案，对于相同的导体或者电流线尺寸和电流强度，得到了明显更高的写入场(磁场)。在选择方案中，对于相同的写入场，可以降低写入线中的电流强度，这样减少电子迁移问题。然而，通过行驱动器驱动每条字线，因此增加了总的功耗，这在低功率场合是不希望的。
发明内容
本发明的目的是改善磁性存储器中的磁场产生。
例如，改善的磁场产生可以包括对于给定电流强度产生更高的磁场和/或降低与邻近的非选择存储单元的串扰、和/或在整个存储器件中形成更均匀的磁场。
通过根据本发明的器件和方法实现上述目标。
对于固定技术，即固定电流线和存储元件的几何形状，提出了通过由多个电流线而不是仅一个电流线的电流建立至少一个特定磁场分量来使用“有源写入场成型”，其中多个电流线包括至少一个标准的电流线和作为电流返回路径的电流线。“有源写入场成型”意味着通过添加来自多个电流线的磁场轮廓(profile)可以局部改变或者成型磁场轮廓。因此可以将有源写入场成型描述为多源磁场产生。根据本发明，由返回路径建立的场用来增加磁场和/或减小串扰。当添加起返回路径功能的电流线以在选择的存储元件中产生磁场分量时，在本公开中将其称作“功能性返回路径”。
本发明提供了以行和列逻辑组织的具有磁致电阻存储单元的矩阵，每个存储单元包含磁致电阻元件。矩阵包括列线组，列线为连续的导电带，其可以磁性耦连到一列的每个存储单元的磁致电阻元件，其中对于每条列线，设置至少一条返回列线，用于形成该列线中的电流的返回路径，以及用于添加影响所选择的磁致电阻元件并且由列线中电流所产生的磁场，以增加用于对所选择的磁致电阻元件进行写入的磁场。该矩阵进一步包括行线组，行线为连续的导电带，其可以磁性耦连到一行的每个存储单元的磁致电阻元件。由流过对应于所选择的存储单元的行线的电流、流过对应于所选择的存储单元的列线的电流和流过对应于所选择存储单元的返回列线的电流产生的组合磁场足够高，以转换(取决于存储单元的内容)所选择的存储单元的磁致电阻元件的磁性状态。由流过任意的、被称为电流线的电流产生的磁场没有高至提供开关转换场。本发明的优点在于，较低的电流水平可以被发送通过行线、列线和返回线，同时仍然产生开关转换场。根据本发明的矩阵允许在最大电流强度实现较高的磁场，其允许当降低到更小的尺寸时延缓基本的热稳定性限制。优点包括下列中的至少一个低功率、减少相邻元件的串扰的可能性、改善整个磁性存储元件的磁场幅度的可能性。
利用具有返回线的列线描述了本发明，但是“行线”和“列线”仅是为了便于参考给出的名称，可以是、但不是必须指那些线的物理定位。
在一个实施例中，返回列线可以是其它列线之一。这样作的优点是不需要提供单独的电流线。
在另一个实施例中，返回列线与列线不同。这意味着需要设置单独的电流线，但是其具有能够并行写入到多个列的优点。对于每条列线，可以在磁致电阻元件的相反侧设置返回列线。
根据一个实施例，可以在行方向上相对于列线的中心偏移放置磁致电阻元件的列。根据另一个实施例，可以在行方向上相对于返回列线的中心偏移放置磁致电阻元件的列。根据再一个实施例，可以相对于列线和至少一条返回列线对称地放置磁致电阻元件的列。这些不同的结构都导致可以获得的不同的最大磁场、不同的功耗和不同的功率效率。
本发明还提供了不仅每条列线设置有至少一条返回列线，而且每条行线也设置有至少一条返回行线，用于为行线中的电流形成返回路径，并且用于添加选择的磁致电阻元件的磁场。
根据本发明的再一个实施例，列线和/或返回列线和/或行线和/或返回行线设置有通量引导覆盖层。这种覆盖层的优点在于各个层中的磁场更集中，并且减少了串扰，因此避免了不希望的编程。
本发明还提供了非易失存储器，包括具有根据前面的任意一项权利要求的磁致电阻存储单元的矩阵。该存储器可以是具有多个存储器组或者模块的存储器。这种非易失存储器可以用于例如微处理器、计算机、移动电话、打印机、微控制器中；用作灵通卡中的存储器；或者用于任何其它适当的应用。这种非易失存储器还可以代替光学存储。数据存储在MRAM中，利用特定的磁性读取磁头进行读取。
本发明还提供了一种以逻辑组织的行和列设置的磁致电阻存储元件矩阵的磁致电阻元件的写入方法。该方法包括在磁致电阻元件中，结合来自电流线的磁场和来自至少一条返回电流线的磁场，从而增加用于向磁致电阻元件写入的磁场。本发明的方法的优点在于，可以在电流线中发送较低的电流，以便得到足以在磁致电阻元件中写入值的磁场。使用来自至少三个不同电流线的总磁场，其中形成磁场分量之一的至少两个共享相同的电流源，即使得一个形成电流路径，另一个形成返回电流路径。
由于设置了电流路径和返回电流路径，因此对于行和/或列驱动器来说，仅需要单极性电流源。
通过下面结合附图的详细描述，本发明的这些和其它特性、特征和优点将变得显而易见，借助于例子，说明了本发明的原理。仅为了举例给出了本说明书，并非限制本发明的范围。下面引证的参考图指的是附图。
图1是在现有技术的阵列中连接的MRAM单元的电学表示。
图2根据现有技术的MTJ单元的2×2阵列的概略正视图。
图3是根据本发明第一实施例具有存储阵列、对于一个磁场分量的单电流源/宿单元以及返回电流路径的MRAM结构的示意说明图。
图4是图3的存储阵列的部分截面示意图。
图5是不同电流路径的形成说明示意图。
图6示出了具有相同功率效率的不同实施例的写入场增益。
图7示出了根据本发明第二实施例的功能电流返回路径。
图8是根据本发明用于字并行写入操作的MRAM结构的示意图。
图9是本发明的进一步实施例的示意图，具有用于同时对字中的不同位提供相等的贡献电流的单电流源。
图10示意性示出了串联单电流源字并行MRAM。
图11示出了与现有技术的情况(a)相比、根据本发明的有源场成型的不同实施例((b)至(e))。
图12是对于图11的不同实施例所计算的磁场的曲线图。
图13是图11的不同实施例的整个隧道结的标准化场均匀性的曲线图。
图14示出了具有功能返回线的电流线的实施例的不同布局。
在不同的图中，相同的附图标记表示相同或者类似的元件。
具体实施例方式
下面将根据具体实施例并且参考某些附图描述本发明，但是本发明并不限于此，而是由权利要求限定。所描述的附图仅是示意性的，并且是非限制性的。在附图中，为了说明，放大了一些元件的尺寸，没有按比例绘制。本说明书和权利要求书中使用了术语“包括”，其不排除其它元件或者步骤。当指单数名词时使用定冠词或者不定冠词，除非具体指定，其可以包含多个那样的名词。
在说明书和权利要求书中的术语第一、第二、第三等用于区分类似元件，不是必须用于描述序列或者排序。应理解所使用的术语在适当的环境下是可以互换的，这里描述的本发明的实施例能够以不同于此处的描述或者说明的其它顺序工作。
此外，说明书和权利要求书中的术语顶部、底部、上面、下面等用于说明目的，不是必须用于描述相对位置。应理解所使用的术语在适当的条件下是可以互换的，并且这里描述的本发明实施例能够工作在除了这里描述或者说明的之外的其它定位上。
根据本发明，逻辑地以行和列组织磁致电阻存储单元31的矩阵30，每个存储单元31都包括磁致电阻存储元件32。在该说明书中，术语“水平”和“垂直”用于提供坐标系统，并且仅为了便于说明。它们不必要、但是可以指器件的实际物理方向。此外，术语“列”和“行”用来描述链接在一起的阵列元件组。该链接可以处于行和列的笛卡尔(Cartesian)阵列，然而本发明并不限于此。如本领域技术人员所理解的，可以容易地互换列和行，在本公开中，这些术语是可以互换的。而且，可以构建非笛卡尔阵列，并且这些阵列都包含在本发明的范围内。因此术语“行”和“列”应从广义上理解。为了便于该广义上理解，权利要求指的是逻辑上组织的行和列。这样意味着存储元件组以拓扑线性交叉方式链接在一起，然而，体或者外形设置不必如此。例如，行可以是圆圈，列可以是这些圆圈的半径，并且这些圆圈和半径在本发明中可以被描述为以行和列“逻辑上组织的”。而且，各个线例如位线和字线或者行线和列线的具体名称是普通的名称，便于说明并且指向特定的功能，词的具体选择不对本发明构成任何限制。应当理解，所有这些术语仅用于更好地理解所述的具体结构，不对发明构成任何限制。
图3是根据本发明第一实施例的MRAM器件40的顶视图的概略说明，该MRAM器件40例如是MRAM阵列、存储器模块、存储器组或者由几个存储器组构成的存储器，包括磁致电阻存储元件32例如GMR或者MTJ元件的阵列或者矩阵30。矩阵30具有行线33和列线34。行线33是连续的导电带例如铜线，其可以磁性耦连至矩阵30的行的磁致电阻元件32。行线在第一方向延伸。列线34是连续的导电带例如铜线，其可以磁性耦连至矩阵30的列的磁致电阻元件32。列线34在第二方向上延伸。在所描述的实施例中，第二方向垂直于第一方向。然而，这仅是示例，而非限定。对于每条列线34，设置至少一条对应的返回列线35。该返回列线35形成对应的列线34中的电流的功能性返回路径，即从列电流源36流过适当列线34的电流在所选择的磁致电阻元件32中(以及该列的所有其它磁致电阻元件32中)产生第一磁场。该电流通过至少一条对应的返回列线35返回到列电流宿(current sink)，在本实施例中，所示的是与电流源36在物理上相同的元件，由此在所选择的磁致电阻元件32(以及该列的所有其它磁致电阻元件32中)产生第二磁场。根据本发明的其它实施例(附图中未示出)，还能够提供分离的电流源和电流宿设备。此外，来自行电流源37的电流通过适当的行线33发送到行电流宿38，由此在所选择的磁致电阻元件32(以及在该行的所有其它磁致电阻元件32)中产生第三磁场。在所选择的磁致电阻元件32中第一、第二和第三磁场的结合提供了能够改变该元件32的自由层的磁向量方向的磁场，但任意一个磁场自身、或者除了所有磁场之外的结合都不能够改变存储状态。因此仅所选择的存储单元31被写入。电源39为产生行电流和列电流提供了所需要的功率。仅有限数量的存储单元31示于图3，但是实际上存储单元30可以是任意的尺寸。
参考图4，图4示出了图3的矩阵30的截面图，包含磁致电阻存储单元31的阵列，每个存储单元31包括磁致电阻存储元件32。磁致电阻元件32可以包含磁致电阻器件例如隧穿磁致电阻(TMR)器件或者巨型磁致电阻(GMR)器件。磁致电阻存储元件31以行和列设置。
行线33在存储单元31的阵列30的一侧的平面内的第一方向延伸，例如在其顶部。列线34在存储单元31的阵列30的相反侧的平面内的第二方向延伸，在该例子中在其底部给出。此外，提供返回路径线35，在存储单元31阵列的与行线33相同的侧的平面内的第二方向上延伸，即在该例子中给出了阵列30的顶部。由于返回电流路径形成了封闭回路，因此单个的电流源/宿元件36可以设置在存储矩阵30的一侧。通过将电流引向回路的上或者下导体34、35，可以与一对开关50、51例如半导体开关结合使用单极电流源36，如图5所示。图5进一步阐述了选择开关50、51的结合，以便形成用于写逻辑0(图5的左手侧)和1(图5的右手侧)值的不同电流源至电流宿路径。为了清楚添加了电流路径和闭合开关的箭头。
如果第一二进制值例如0值将写入磁致电阻存储单元31A(选择单元)的存储元件32中，那么开关50闭合，同时开关51打开。仅为了清楚，图5省略了行线33。然而为了开关转换，电流必须存在于与存储单元31交叉的行线中。来自电流源36的电流直接流过第一开关50、所选择的存储单元31A上的第一列线52、在所选择的存储单元31A下面的第二列线53，并且返回到列电流宿。该列电流宿可以是物理上与列电流源36相同的元件，或者不是。第二列线53是返回列线。如果第二个二进制值例如1值将写入磁致电阻存储单元31A(选择单元)的存储元件32中，那么闭合开关51，打开开关50。来自电流源36的电流流过第一开关51、所选择的存储单元31A下面的第二列线53、所选择的存储单元31A上面的第一列线53，并且返回到列电流宿。列电流宿可以是物理上与列电流源36相同的元件，或者不是。第一列线53现在起到返回列线的功能。当通过适当转换开关50、51来改变流过第一和第二列线52、53的电流方向时，在存储单元31A中产生的磁场转换方向，如图5中的箭头54所示。
在图6中，进行不同状态的比较。图6的部分(a)表示现有技术的状态，其中仅为每个存储元件32提供一个列线34。当固定电流线34的电阻例如R时，需要R.I2来产生现有技术结构的存储元件32中的场H，即在现有技术的存储单元31中，没有为了添加在存储元件32中产生磁场而设置的电流返回路径线。如果功率效率定义为产生磁场的功耗和所产生的磁场自身之间的比例，则对于该现有技术状态而言功率效率为(R.I2)/H。为了使磁场值加倍，可以选择两个选项中任意一个。根据现有技术，应通过使列线34中的电流加倍而使磁场值加倍，如图6的部分(b)所示。那么产生磁场2H所需的功率为R.(2I)2，功率效率为(R.(2I)2)/(2H)，或者因此(2.R.I2)/H。然而，根据本发明，电流I流过列线34，并且对应的返回电流流过返回路径线35。对于本实施例来说，产生磁场2H所需要的功率为(R.I2+R.I2)，并且功率效率为(R.I2+R.I2)/(2H)，或者因此为(R.I2)/H。这意味着，通过使用根据本发明的功能性返回路径35，即显著作用于在所选择的存储单元中产生磁场的返回路径，对于相同的功率来说，在磁性存储单元31中产生的磁场加倍。
根据本发明的进一步的实施例，可以在列线34、返回路径线35和/或行线33处设置通量引导覆盖层60(图6的部分(d))。这些通量引导覆盖层60是高导磁率和软磁性(低矫顽磁性)的，例如镍铁(NiFe)。这些通量引导覆盖层60导致磁场更好地定位到选择单元的区域中。这样可以实现场幅度的2倍增益。此外，增强了对相邻存储元件32的选择性，因此通过使用这种通量引导覆盖层60减少了相邻存储元件32中的串扰。通量引导覆盖层60可以仅覆盖行线33、列线34和/或返回路径线35的一侧，优选远离存储元件32的侧，或者为了最大效率可以覆盖其三侧(如图6的部分(d)所示)。
根据本发明的进一步实施例，发送电流流过所选择的列线34，并且返回到两个相邻的列线70、71(在列线34的任一侧的一个)，并且一部分流过相邻列线70、71的每一个，例如电流的一半流过这些相邻列线70、71中的每一个。通过添加连接机制，如图5所示，在未设置电流源36的、矩阵30的端部，可以容易地形成双极返回电流路径，可以进行位串行的写操作。通过这样作，对于超高密度封装，减小了相邻元件处的有效电场。功耗为(R.(I/2)2+R.I2+R.(I/2)2)，或者因此为3/2.R.I2。这意味着本实施例的有效功耗相对于图6的部分(a)描述的现有技术增加了50％。然而，串扰大体上减小到1/2。稍微减小了所选择的存储单元中的最大磁场。
根据本发明任意实施例的不同位-特定电流源/宿单元可以结合到用于字并行写入的较大实体(entity)中。其原理示于图8。电流驱动器则简单地响应于待以下列方式写入的数据。在例如8位形式中，当接收字10010110时，为了位的序列，开关50、51以适当方式闭合，以便能够在接着的位中写入序列1-0-0-1-0-1-1-0。注意，位的每一列都需要该方案中的四个开关，因此对于该字中的每一位值选择两个开关。
分析该结构的功耗、峰值电流和写入时间。
如果返回路径对该磁场没有贡献，但是简单地使电流线的电阻相对于常规情况加倍，那么发现对于1个循环的写操作，功耗等于n.(2R).I2+R.I2＝(2n+1).R.I2第一项n.(2R).I2是由列线和它们的返回路径耗散的功率；第二项R.I2是由对应于待写入位的行线(为了清楚图8中未示出)耗散的功率，因此在该情况下的功耗高于常规情况。峰值电流为(n+1).I。
可以实施多相时钟系统，如US-6236611所公开的，将峰值电流减小到2I，但是现在功耗是n((2R).I2+R.I2)＝n.3.R.I2。
如前面所说明的，根据本发明，由于返回路径平等地参与了场的产生，因此在电流回路中仅需要电流的一半。然而，如其长度加倍一样，电流线电阻也加倍。在1个循环的写操作中，现在功耗等于n.(2R).(I2)2+R.I2=(n2+1).R.I2.]]>如所期望的，与本领域MRAM结构的状态相比，该值大体上是一半。现在峰值电流为(n2+1).I.]]>如果实施多相时钟，则峰值电流减小到每个循环 然而，n个循环之后的总功耗增加到n.((2R)(I2)2+R.I2)=n.32.R.I2.]]>因此如果“返回”电流对磁场的产生作出了贡献，则返回电流路径仅导致功耗降低。最佳的将是两个电流元件的平等贡献。在常规技术情况下发现平衡点为返回电流路径对场产生的贡献为～30％。在任何其它情况下，必须确认使由返回路径引起的额外电阻最小。
根据本发明的实施例，利用不同沟道(channel)的固有电阻等同性，可以使用单个电流源(具有水平～n.I)，而不是使用n个不同的较小电流源(水平～I)。图9示出了其原理。关于最终方案的确定应以电流线电阻值变化较小为基础，而不是不同的电流源水平(level)。换句话说，当不同电流回路的电阻统计变化非常小时，建造在扩大栅晶体管周围的单个电流源可以对不同回路中的电流水平给予更好的控制。
可以以另外的方式改善电流源/宿单元。图10清楚地示出了将第一位的电流宿馈入第二位的电流源等的串联方案。如果每个开关50、51都适当地开关转换，则对于每位来说都可以写入正确内容，如图10的底部所示。因此，较小的电流源36就足够了，因此节省了衬底面积，例如硅面积。然而，由于延伸的电流线(因数n)，不能立即减小功耗。对于1个循环的写操作，仅需要3/2.I的峰值电流。在该方案中，较小功耗的优点与快速的写入时间和低的峰值电流相结合。在MRAM的组件方案中，可以使用较小的存储器组或者块，以减小整个电流线电阻。通常这样做以减小电流线上的电压损失。
根据本发明的其它实施例，可以在整个存储元件中建立更均匀的磁场。在本实施例中放松了使用最小线宽度的要求。当然，这种实施例将导致MRAM阵列密度的损失。然而，使用密度来换取改善的磁场均匀性也是有利的。
比较图11的部分(a)至(e)所示的不同情况。部分(a)表示根据现有技术的单个电流线34。部分(b)表示根据这里描述的本发明第一实施例在磁致电阻元件32上面的具有返回路径35的电流线34。磁致电阻元件32、电流线34和返回路径35都具有相同的宽度，所有元件32、34、35都相对于彼此对称放置。部分(c)表示具有返回路径35的电流线34，从而使电流线34和返回路径35延伸以具有对应于存储元件32宽度的1.5倍的宽度，从而导体34、35相对于存储元件32偏移。部分(d)和部分(c)类似，只是使导体34、35延伸以便其宽度为存储元件32的宽度的2倍。部分(e)类似部分(d)，只是导体34、35相对于磁致电阻元件32对称放置。表1给出了在两条线的计算中输入参数的概述。这些值取自典型的CMOS090工艺流程。
表1
表2给出了对于图11所示的不同实施例计算的磁场、功耗、需要的电流、功率效率、最大电流增益因数和最大可能的磁场的概述。
表2
计算的磁场示于图12，是与存储元件的距离的函数。与图相关的字母指的是图11所示的每种情况。在所有情况下使用相同电流，当使用更宽的线(实施例(c)、(d)和(e))时，观察到了磁场的微小的减小。然而，由于减小的电流线电阻，极大地提高了功率效率。此外，由于较大的截面，对于恒定的电流强度，现在产生了更高的场。功耗可以降低到大约至少1/2到1/3。
图13示出了对于更宽的电流线来说增强的场均匀性，是与存储元件的距离的函数。与图相关的字母指的是图11所示的每种情况。对于相同的电流，与对称实施例(e)相比，非对称电流线即实施例(c)和(d)可获得更高的磁场。然而，对于非对称电流线，场均匀性的小的降低削弱了磁场增益。
图14示出了根据本发明使用有源场成型的0T-1MTJ MRAM器件的几种不同的布局。为了使写入场最小，对于存储元件32例如磁隧道结，在400nm的写入线或者列线34而不是200nm的垂直写入线的情况下，结合了最小尺寸(对于给定技术，即例如用于CMOS090的200×100nm2)。可以设想水平写入线或者行线33的不同实施情况，如图14所示。
在第一情况下，表示现有技术的结构，图14的部分(1a)的顶视图及其部分(b)的截面图。对于列线34，没有提供功能电流返回路径，对于行线33也没有提供。
本发明的第一实施例也示于图14的部分(2a)和(2b)，其分别是根据本实施例的器件的顶视图和垂直截面图。设置了双对称返回线，即对于每条列线34设置了列返回线35，并与其相关，对于每条行线33设置了行返回线80，并与其相关。列线34及其相关的列返回线35相对于存储元件32对称放置，行线33及其相关的行返回线80也相对于存储单元32对称地放置，如截面图(2b)所示。
本发明的另一个实施例示于图14的部分(3a)和(3b)，其分别是根据本实施例的器件的顶视图和垂直截面图。设置了垂直非对称返回线和水平对称返回线，即对于每条列线34设置了列返回线35，并与其相关，对于每条行线33设置了行返回线80，并与其相关。列线34及其相关的列返回线35相对于存储元件32非对称放置，如图14的部分(3b)所示，即，在行线33延伸的方向上在列线34和存储元件32之间以及在行线33延伸的方向上在返回线35和存储元件32之间存在偏移，在本实施例中，行线33及其相关的行返回线80相对于存储单元32对称地放置，如图14的部分(3a)所示。
本发明的再一个实施例示于本发明的部分(4a)和(4b)，其分别是根据本实施例的器件的顶视图和垂直截面图。设置了垂直非对称返回线和水平非对称返回线，即对于每条列线34设置了列返回线35，并与其相关，对于每条行线33设置了行返回线80，并与其相关。列线34及其相关的列返回线35相对于存储元件32非对称放置，如图14的部分(4b)所示，即，在行线33延伸的方向上在列线34和存储元件32之间以及在行线33延伸的方向上在返回线35和存储元件32之间存在偏移。在本实施例中，行线33及其相关的行返回线80也相对于存储单元32非对称地放置，如图14的部分(4a)所示，即在列线34延伸的方向上在行线33和存储元件32之间以及在列线34延伸的方向上在行返回线80和存储元件32之间存在偏移。
对单元尺寸的影响示于图14中的矩形框90，其代表单位单元(unit cell)。结果如下图14的实施例1a和2a具有6F2的单元尺寸，图14的实施例3a具有10F2的单元尺寸，图14的实施例4a具有15F2的单元尺寸。
对于串扰的减小，可以根据本发明实施两种方法在第一情况下，双对称返回线结合通过相邻线的额外电流，或者在第二情况下使用更宽对称或者非对称返回线。第一方法需要～50％的额外功耗，而第二方式需要～100％额外空间。在后一种情况下，对于对称或者非对称返回线，在不损失峰值磁场的情况下，串扰从40％分别减小到27％和22％。
应理解，尽管这里根据本发明的器件讨论了优选实施例、具体结构以及材料，但是在不离开本发明的范围和精神的情况下，可以对形式和细节进行各种改变或者修改。例如，尽管说明了0T-1MTJ MRAM器件，但是可以在1T-1MTJ或者其它MRAM结构中实施上述理念。
权利要求
1.一种具有以行和列逻辑组织的磁致电阻存储单元的矩阵，每个存储单元包括磁致电阻元件，该矩阵包括列线组，列线是连续的导电带，其可以磁性耦连至一列的每个存储单元的磁致电阻元件，其中对于每条列线，至少设置一条返回列线，用于形成该列线中的电流的返回路径，并且用于添加影响所选择的磁致电阻元件并且由列线中流动的电流产生的磁场，以便增加用于向所选择的磁致电阻元件写入的磁场。
2.根据权利要求1的矩阵，进一步包括行线组，行线为连续的导电带，其与一行的每个存储单元的磁致电阻元件磁性耦连。
3.根据权利要求1的矩阵，其中返回列线与其它的列线相同。
4.根据权利要求1或2的矩阵，其中返回列线与列线不同。
5.根据权利要求4的矩阵，其中对于每条列线，在一列磁致电阻元件的相对侧设置返回列线。
6.根据权利要求4或5的矩阵，其中该列磁致电阻元件相对于列线中心在行方向上偏移设置。
7.根据权利要求4至6的矩阵，其中该列磁致电阻在行方向上相对于返回列线的中心偏移放置。
8.根据权利要求4或5的矩阵，其中该列磁致电阻相对于列线和至少一个返回列线对称放置。
9.根据权利要求2至8的矩阵，其中对于每条行线，设置至少一条返回行线，用于形成行线中的电流的返回路径，并且用于增加所选择的磁致电阻元件的磁场。
10.根据前述任意一项权利要求的矩阵，其中列线和/或返回列线设置有通量引导覆盖层。
11.根据权利要求2至10的矩阵，其中行线设置有通量引导覆盖层。
12.根据权利要求9至11的矩阵，其中返回行线设置有通量引导覆盖层。
13.一种非易失存储器，包括具有根据前述任意一项权利要求的磁致电阻存储单元的矩阵。
14.一种在以逻辑组织的行和列设置的磁致电阻存储元件的矩阵中对磁致电阻元件进行写入的方法，包括在磁致电阻元件中，结合来自电流线的磁场和来自至少一条返回电流线的磁场，从而增加用于向磁致电阻元件写入的磁场。
全文摘要
本发明涉及磁性或者磁致电阻随机存取存储器(MRAM)，更具体地说，涉及一种在这种磁致电阻存储器件的写操作过程中调制所产生的磁场的方法和器件。本发明提供了具有以行和列逻辑组织的磁致电阻存储单元(31)的矩阵(30)，每个存储单元(31)包含磁致电阻元件(32)。矩阵(30)包括行线(33)的组，行线为连续的导电带，能够磁性耦连到行的每个存储单元(31)的磁致电阻元件(32)。矩阵(30)还包括列线(34)的组，列线(34)为连续的导电带，可以磁性耦连至列的每个存储单元(31)的磁致电阻元件(32)，其中对于每条列线(34)，设置至少一条返回列线，用于形成该列线(34)中的电流的返回路径，并且用于添加影响所选择的磁致电阻元件(32)并且由该列线(34)中的电流产生的磁场，以增加向所选择的磁致电阻元件(32)写入的磁场。
文档编号G11C11/16GK1717743SQ200380104331
公开日2006年1月4日 申请日期2003年11月6日 优先权日2002年11月28日
发明者H·M·B·博伊维 申请人:皇家飞利浦电子股份有限公司