专利名称：具有减小的电荷通量的非易失性存储器的制作方法
技术领域：
本发明总体上涉及非易失性存储器，更具体来讲，涉及具有减小的电荷通量 (fluence)的非易失性存储器。
背景技术：
薄膜贮存非易失性存储器阵列存在着电荷陷阱(trap-up)的问题。具体来讲，重 复地写入/擦除循环导致电子被陷阱捕获在薄膜贮存单元的电介质层中。这是因为每当对 存储器单元进行擦除和编程时，电子被隧穿进和隧穿出存储器单元的悬浮栅。正隧穿的一 些电子被陷阱捕获在悬浮栅的电介质层中。被陷阱捕获的电子降低了非易失性存储器的写 入/擦除的耐久性。被陷阱捕获的电子的数量随着阈值电压窗口而变化，即，随着处于编程 状态的存储器单元的阈值电压和处于擦除状态的存储器单元的阈值电压之差而变化。常规 的非易失性存储器具有大的阈值电压窗口，由此导致大量的电子被陷阱捕获在与这些非易 失性存储器对应的薄膜贮存单元的电介质层中。如以上所说明的，这样降低了这种非易失 性存储器的写入/擦除的耐久性。因此，需要一种具有减小的电荷通量的非易失性存储器。
通过附图，以示例性的方式而不是限制性的方式来示出本发明，在附图中，类似的 标号表示类似的元件。图中的元件是为了简便和清楚起见示出的，并且不必按比例绘制。图1示出示例性非易失性存储器的框图；图2示出图1中的示例性非易失存储器的一部分的图示；图3示出用于图1中的示例性非易失性存储器的示例性寻址方案的图示；图4示出用于评估图1中的非易失性存储器的示例性方法的流程图；图5示出用于图1中的示例性非易失性存储器的示例性存储器位单元(bitcell) 的图示；以及图6示出用于图1中的示例性非易失性存储器的示例性位线的图示。
具体实施例方式如本文所使用的，术语“总线”是指可用于传输诸如数据、地址、控制或状态的一种 或多种类型的信息的多个信号或导体。本文所讨论的导体可以被图示或描述为单个导体、 多个导体、单向导体或双向导体。然而，不同的实施例可以变化导体的实施方式。例如，可 以使用单独的单向导体而非双向导体，反之亦然。另外，可以利用串行地或者采用时分复用 方式来传输多个信号的单个导体来替代多个导体。同样，携载多个信号的单个导体可以被 分成携带这些信号的子集的多个不同导体。因此，对于传输信号，存在许多选择。当涉及使信号、状态位或类似装置的表达分别成为其逻辑真或逻辑假状态时，本 文使用术语“断言”(assert)或“设置”和“否定”(或“否认”或“清除”)。如果逻辑真状态是逻辑电平1，则逻辑假状态是逻辑电平0。并且，如果逻辑真状态是逻辑电平0，则逻辑 假状态是逻辑电平1。本文描述的每个信号可以被设计为正或负逻辑，其中，可以用信号名称上方的横 线或名称后的星号(*)表示负逻辑。就负逻辑信号而言，信号是低位有效的，其中逻辑真状 态对应于逻辑电平0。就正逻辑信号而言，信号是高位有效的，其中逻辑真状态对应于逻辑 电平1。本文描述的任何信号可以被设计为负和正逻辑信号中的任一者。因此，在可供选择 的实施例中，被描述为正逻辑信号的这些信号可以被实现为负逻辑信号，并且被描述为负 逻辑信号的这些信号可以被实现为正逻辑信号。通过实例的方式，具有不同所需特性的两个不同的非易失性存储器单元的特征在 于具有不同的跨导。使用第一通量对集成电路的第一非易失性存储器(NVM)位进行编程/ 擦除循环。第一 NVM位具有第一跨导。使用第二通量对集成电路的第二 NVM位进行编程/ 擦除循环。如本文所使用的，术语“通量”是指贯穿单元区域的电子和空穴的数量，或者是 跨过单元区域的电子或空穴的流速的任何其它量度。第二 NVM位具有第二跨导。第一跨导 大于第二跨导。第二通量大于第一通量。结果是，在跨导较高的第一 NVM位中出现的陷阱 捕获较少，因此第一 NVM位具有较高的耐久性。希望耐久性较低的第二 NVM位较小，由此由 于其具有较低的跨导而比较便宜。在一个方面，提供了如下一种方法，该方法包括使用第一通量对集成电路的第一 非易失性存储器(NVM)位进行编程/擦除循环，其中，第一 NVM位具有第一跨导。该方法还 包括使用第二通量对集成电路的第二 NVM位进行编程/擦除循环，其中，第二 NVM位具有第 二跨导，并且其中第一跨导大于第二跨导并且第二通量大于第一通量。在另一个方面，提供了一种存储器，该存储器包括具有第一跨导的第一非易失性 存储器(NVM)位。该存储器还包括第二 NVM位，第二 NVM位具有小于第一跨导的第二跨导。 该存储器还包括与第一和第二 NVM位联接的编程/擦除电路，该电路使用第一通量对第一 NVM位进行编程/擦除循环，并且使用第二通量对第二 NVM位进行编程/擦除循环，其中第 一通量小于第二通量。图1示出示例性非易失性存储器10的框图。非易失性存储器10可以包括存储 器阵列12、列选择14、感应放大器16、控制栅和源解码器18、选择栅解码器20、地址解码器 22、地址匹配电路24、程序加载电路26、和状态机30。存储器阵列12可以包括存储器位单 元，该位单元可以以扇区来进行组织，例如扇区0 13、扇区1 15、扇区2 17和扇区N 19。诸 如处理器的用于对非易失性存储器10进行存取操作的任何其它装置可以将地址放置在列 地址总线27和行地址总线29上。非易失性存储器10可以是独立式存储器或者可以与微控 制器一起包括在同一集成电路上。在一个实施例中，非易失性存储器10可以包括薄膜贮存 存储器单元。薄膜贮存存储器单元可以包括夹在两个电介质层之间的电荷贮存层，例如纳 米晶层。状态机30可以控制对存储器阵列12的存储器单元进行读取、编程和擦除的各种 方面。例如，响应于用户输入，状态机30可以向非易失性存储器10提供行地址和列地址。 响应于扇区构造信号，地址匹配电路24可以引导列选择14，以只将包括存储器阵列12的位 线中的一个位线联接到感应放大器16。在一个实施例中，非易失性存储器10可以按常规方式工作，不同之处在于，在某 些情形下，通过操纵地址控制逻辑(例如，地址解码器22和列选择14)，可以并行地读取多个存储器单元。换言之，替代单个单元NOR的构造，可以使用四单元并行的构造。通过实例 的方式，地址匹配电路24可以接收扇区构造信号，该信号可以向地址匹配电路24提供关于 可以并行读取哪一个存储器单元的信息。扇区构造可以在设计/制造非易失性存储器时设 置，或者可以由非易失性存储器的用户进行编程。在接收了与读取操作对应的地址之后，地 址匹配电路24可以将接收到的地址与被构造成具有可以被并行读取的存储器单元的那些 扇区对应的地址相比较。如果存在匹配，则地址匹配电路24可以向地址解码器22提供合 适的控制信号，以使得能够并行读取多个存储器单元。图2示出图1中的示例性非易失性存储器10的部分32的图示。部分32可以包 括多个非易失性存储器单元，例如非易失性存储器单元34、36、38和40。这些非易失性存储 器单元中的每个可以联接到位线，例如位线52、54、56和58。非易失性存储器单元中的每个 还可以联接到选择栅线60和控制栅线62。非易失性存储器单元34、36、38和40的源极端 子可以联接到标记为源极的线。对选择栅线60上的信号的断言将会把非易失性存储器单 元34、36、38和40中的每个联接到它们各自的位线上。对于读取操作而言，控制栅线62可 以保持在适于读取操作的偏置电压。对于擦除/编程操作而言，可以使所选择的控制栅成 为适于擦除或编程的高电势。通过选择性断言列选择线CO、Cl、C2和C3上的信号，晶体管 42、44、46和48中的任一个可以导通。如果例如晶体管42和44导通，则位线52和54可以 联接在一起。如果例如，晶体管42、44、46和48导通，则位线52、54、56和58可以联接在一 起，以连接非易失性存储器单元52、54、56和58的漏极。可以按常规方式由感应放大器50 感测所联接的位线上的信号，以检测所感测的一个或多个非易失性存储器单元是否处于编 程状态或擦除状态。当与多个非易失性存储器单元对应的位线如图2所示联接在一起时， 读取存储器单元所需的阈值电压增大，继而减小了阈值窗口(编程电压和擦除电压之间的 Δ (增量))，因此改进了这些存储器单元的耐久性。虽然图2示出了在其中选择性联接晶 体管的漏极的实施例，但是它们可以永久性地联接。此外，虽然图2示出联接四列的实施方 式，但是可以联接另外的列或联接更少的列。另外，虽然图2示出非易失性存储器的列状联 接的实施方式，但是非易失性存储器可以按行状方式实施。作为行状实施方式的一部分，可 以使用行选择信号(未示出)来并行地联接四行，由此并行联接四行而不是并行联接四列。图3示出了用于图1中的示例性非易失性存储器10的示例性寻址方案70的图 示。可以使用图3所示的寻址方案，对每个非易失性存储器单元进行寻址。块72可以向控 制栅和源解码器18以及选择栅解码器20提供非易失性存储器单元的块地址。在一个实施 例中，块72地址可以对应于较高次序的行地址位。行74可以向控制栅和源解码器18以及 选择栅解码器20提供非易失性存储器单元的行地址。列76可以向地址解码器22提供列 地址。列76还可以包括子地址78，该子地址78可以指示地址解码器22 (如果存在地址解 码器22的话)，位线联接在一起用于读取的目的。例如，列选择14可以使用存储在子地址 域中的信息，以对诸如C0、C1、C2和C3的列选择线上的合适信号进行断言。虽然没有在图 3中示出，但是如果使用了行状实施方式，则寻址方案70可以包括子地址域，其包括与哪一 个行选择信号应该被断言相关的信息。图4示出用于存取图1中的非易失性存储器10的示例性方法的流程图。通过实 例的方法，图4示出如下方法，S卩，如果检测到作为高耐久性扇区的一部分，则按四个步骤 对存储器单元进行编程；如果检测到作为非高耐久性扇区的一部分，则按一个步骤对存储
6器单元进行编程。在一个实施例中，通过向存储器贮存元件(例如，与存储器单元对应的纳 米晶层)添加电子，可以对存储器单元进行编程，并且通过从存储器贮存元件(例如，纳米 晶贮存层)中去除电子，可以对存储器单元进行擦除。通过非易失性存储器中合适的控制 逻辑，可以实现该流程图。在一个实施例中，可以通过图1中的状态机30执行图4中所示 的步骤。在步骤82中，状态机30可以确定读取请求是用于读取高耐久位，还是用于标准的 耐久位。如果在步骤82中，如果确定了读取请求不是用于高耐久位存储器单元，则在步骤 84中，状态机30可以读取标准耐久位的选择的存储器单元。如果读取操作导致通过(步骤 86)，则该过程可以结束(步骤90)。然而，如果读取操作导致失败，则在步骤88中，状态机 30可以对所选择的存储器单元进行编程。仍然参照图4，如果在步骤82中确定了读取请求用于高耐久位，则在步骤92中状 态机30可以将子地址78域设置为0。接着，在步骤94中，状态机30可以读取高耐久位的 选择的存储器单元。如果读取操作导致通过(步骤96)，则在步骤100中，状态机30可以检 查是否已经读取了与最后的子地址对应的存储器单元。然而，如果读取操作导致失败，则在 步骤98中，由状态机30对所选择的存储器单元进行编程。返回参照到步骤100，如果已经 读取了最后的子地址，则状态机30可以将子地址域的值加1 (步骤102)，并且读取高耐久 位的下一个的选择的存储器单元，并且在读取了所有所选择的存储器单元之前，进程一直 继续重复。虽然图4示出了按特定次序执行的特定步骤，但是状态机30可以按不同的次序 执行另外的和/或更少的步骤。另外，虽然在图4中这些步骤被描述为是由状态机30执行 的，但是其它块/电路也可以单独执行这些步骤或者与状态机30和/或其它块/电路结合 起来执行这些步骤。图5示出用于图1中的示例性非易失性存储器的示例性存储器位单元110的图 示。存储器位单元Iio可以包括具有两个晶体管112和114的衬底111。晶体管112可以 具有源/漏极端(未示出)和控制栅116。诸如纳米晶层118的贮存层可以夹在控制栅116 和晶体管112的沟道之间。晶体管114可以具有源/漏极端(未示出)和控制栅122。诸 如纳米晶124的贮存层可以夹在控制栅122和晶体管114的沟道之间。在一个实施例中， 晶体管114的沟道宽度可以大于晶体管112的沟道宽度，如图5所示。通过实例的方式，晶 体管112可以具有0. 28 μ m的沟道宽度，晶体管114可以具有1. 12 μ m的沟道宽度(有效 宽度为晶体管112的宽度的四倍)。晶体管112和114中的任一个可以经受编程/擦除循 环。通过向与晶体管112和114中的每个对应的纳米晶层添加电子，可以对晶体管112和 114进行编程。通过从与晶体管112和114中的每个对应的纳米晶层中去除电子，可以对晶 体管112和114进行擦除。在一个实施例中，晶体管112可以是存储器阵列12的SECT0R0 13的一部分，而晶体管114可以是诸如存储器阵列12 SECTOR 1 15的另一个扇区的一部 分。这样，具有不同跨导和通量水平的晶体管112和114可以用于非易失性存储器的不同 部分中。通过实例的方式，具有较高通量的晶体管112可以用于比非易失性存储器的其它 区域接收更多编程/擦除循环的非易失性存储器的区域中。另一方面，具有较低通量的晶 体管114可以用于比非易失性存储器的其它区域接收更少编程/擦除循环的非易失性存储 器的区域中。在一个实施例中，可以分别对晶体管112和114进行编程。在一个实施例中， 可以同时擦除晶体管112和114。虽然图5示出非易失性存储器位单元的具体实施方式
，但 是也可以使用其它实施方式。在一个实施例中，非易失性存储器单元可以是分离式栅存储
7器单元。图6示出用于图1中的示例性非易失性存储器的示例性位线130的图示。位线130 可以包括晶体管132、134、136和138。这些晶体管的控制栅可以一起绑定到控制栅(CG) 信号，这些晶体管的选择栅可以一起绑定到选择栅(SG)信号。这些晶体管的源极端可以一 起绑定到源极信号线。如图6所示，这些晶体管的漏极可以永久地联接到位线。在操作过 程中，可以通过向晶体管132、134、136和138的控制栅(CG)施加高正电压来擦除这些晶体 管，此时这些晶体管的所有其它端都接地，从而造成电子从诸如纳米晶贮存层的存储器贮 存元件中隧穿通过控制栅。另外，可以通过向晶体管132、134、136和138的控制栅(CG)和 源极端子施加高正电压并且向选择栅(SG)端子施加正电压，而对这些晶体管进行编程。通 过非易失性存储器单元的电流导通将导致电子被陷阱捕获到诸如纳米晶贮存层的存储器 贮存元件中。高耐久性扇区中的存储器单元和非高耐久性扇区中存储器单元可以共用位线 130或者可以具有单独的非共用位线。因为就大部分情况而言，实施本发明的设备是由本领域技术人员已知的电子组件 和电路组成的，所以将不以任何比上述被认为是必要的更高的程度来说明电路细节，以理 解和领会本发明潜在的构思并且不模糊或转移本发明的教导。因此，要理解的是，本文所述的构造只是示例性的，事实上，可以实施许多其它构 造，这些构造实现相同的功能性。抽象地，但仍然出于明确的含义地，用于实现相同功能性 的任何组件的布置是有效“相关的”，以使得实现了所需的功能性。因此，本文组合起来实现 特定功能性的任何两个组件可以被视为彼此“相关”，以使得实现了所需的功能性，而这与 构造或中间组件无关。同样，如此相关的任何两个组件还可以被视为是彼此“可操作地连 接”或“可操作地联接”，以实现所需的功能性。虽然本文参照具体实施例描述了本发明，但是在不脱离如权利要求所述的本发明 的范围的情况下，可以进行各种修改和变化。因此，说明书和附图将被当作是示例性的而非 限制性的，所有这类修改旨在被包括在本发明的范围内。本文关于具体实施例而描述的任 何益处、优点或问题的解决方法都不意图被理解为是任何或全部权利要求的关键的、所需 的或必要的特征或元件。本文所使用的术语“联接”不意图被限于直接联接或机械联接。另外，本文所使用的术语“一”(a或an)被定义为一个或不止一个。另外，在权利 要求中使用诸如“至少一个”和“一个或多个”的引语应该不被理解为暗示着由不定冠词 “一”(a或an)引入的另一任何权利要求的元素将包含这类引入的权利要求的元素的任何 特定权利要求限制成只含有一个这类元件的发明，即使当相同的权利要求包括引语“一个 或多个”或“至少一个”以及不定冠词“一”(a或an)时也是如此。对于定冠词的情况，也是 如此。除非特别说明，使用诸如“第一”和“第二”的术语来任意地区分由这类术语描述 的元件。因此，这些术语不必意图表示这类元件的时间上或其它方面的优先次序。
权利要求
一种方法，包括使用第一通量对集成电路的第一非易失性存储器(NVM)位进行编程/擦除循环，其中，所述第一NVM位具有第一跨导；以及使用第二通量对所述集成电路的第二NVM位进行编程/擦除循环，其中，所述第二NVM位具有第二跨导，并且其中，所述第一跨导大于所述第二跨导并且所述第二通量大于所述第一通量。
2.根据权利要求1所述的方法，其中，对第一NVM位进行编程/擦除循环的步骤的特征 还在于，所述第一 NVM位包括用于读取的并行联接的多个NVM单元。
3.根据权利要求2所述的方法，其中，对第一NVM位进行编程/擦除循环的步骤的特征 还在于，分别对所述多个NVM单元中的每个单独进行编程。
4.根据权利要求3所述的方法，其中，对第一NVM位进行编程/擦除循环的步骤的特征 还在于，同时对所述多个NVM单元进行擦除。
5.根据权利要求4所述的方法，还包括单独读取所述多个NVM单元中的每个NVM单元。
6.根据权利要求2所述的方法，其中，对第一NVM位进行编程/擦除循环的步骤的特征 还在于，所述多个NVM单元包括具有永久连接在一起的漏极的晶体管。
7.根据权利要求1所述的方法，其中对第一 NVM位进行编程/擦除循环的步骤的特征还在于，所述第一 NVM位包括具有第 一沟道宽度的第一晶体管；以及对第二 NVM位进行编程/擦除循环的步骤的特征还在于，所述第二 NVM位包括具有第 二沟道宽度的第二晶体管；以及所述第一沟道宽度大于所述第二沟道宽度。
8.根据权利要求7所述的方法，其中对第一 NVM位进行编程/擦除循环的步骤的特征还在于，所述第一晶体管具有第一纳 米晶贮存层；以及对第二 NVM位进行编程/擦除循环的步骤的特征还在于，所述第二晶体管具有第二纳 米晶贮存层。
9.根据权利要求8所述的方法，其中，对第一NVM位进行编程/擦除循环的步骤的特征 还在于，从所述第一纳米晶层去除电子，以实现所述第一 NVM位的擦除，以及向所述第一纳 米晶层增加电子，以实现所述第一 NVM位的编程。
10.根据权利要求1所述的方法，其中对第一 NVM位进行编程/擦除循环的步骤的特征还在于，所述第一 NVM位在第一存储 器阵列中处于第一扇区中；以及对第二 NVM位进行编程/擦除循环的步骤的特征还在于，所述第二 NVM位在所述第一 存储器阵列中处于第二扇区中。
11.一种存储器，包括第一非易失性存储器(NVM)位，所述第一 NVM位具有第一跨导； 第二 NVM位，所述第二 NVM位具有小于所述第一跨导的第二跨导；以及编程/擦除电路，所述编程/擦除电路与所述第一 NVM位和所述第二 NVM位联接，使用 第一通量对所述第一 NVM位进行编程/擦除循环，并使用第二通量对所述第二 NVM位进行 编程/擦除循环，其中所述第一通量小于所述第二通量。
12.根据权利要求11所述的存储器，其中，所述第一NVM位包括与存储器阵列的多个位 线联接的多个NVM单元，所述存储器还包括列选择电路，所述列选择电路与所述多个位线联接；以及地址解码器，所述地址解码器与所述列选择电路联接，接收地址信号，并且响应于表示 选择了所述第一 NVM位的地址信号将所述多个位线联接在一起。
13.根据权利要求12所述的存储器，还包括地址匹配电路，所述地址匹配电路与所述 地址解码器联接，确定所述地址解码器是否将所述多个位线联接在一起。
14.根据权利要求13所述的存储器，还包括感应放大器，其中，所述地址匹配电路引导 所述列选择电路，以响应于构造信号只将所述多个位线中的一个位线联接到所述感应放大器。
15.根据权利要求12所述的存储器，其中，所述多个NVM单元中的每个具有第一沟道宽 度，并且所述第二 NVM位包括具有所述第一沟道宽度的晶体管。
全文摘要
本发明提供了一种方法，该方法包括使用第一通量对集成电路(10)的第一非易失性存储器(NVM)位(114)进行编程/擦除循环，其中所述第一NVM位具有第一跨导。该方法还包括使用第二通量对集成电路的第二NVM位(112)进行编程/擦除循环，其中所述第二NVM位具有第二跨导，并且其中所述第一跨导大于所述第二跨导，并且所述第二通量大于所述第一通量。
文档编号G11C16/12GK101911209SQ200980101789
公开日2010年12月8日 申请日期2009年1月5日 优先权日2008年1月16日
发明者罗纳德·J·希兹德克 申请人:飞思卡尔半导体公司