移位寄存器以及栅极驱动电路的制作方法
【专利摘要】本发明提供一种移位寄存器以及应用该移位寄存器的栅极驱动电路，该移位寄存器包括多个重复单元，每个重复单元包括至少五级移位寄存单元，最后一级移位寄存单元与前几级移位寄存单元的结构不同，其中前几级移位寄存单元结构相同，均包括四个开关单元，最后一级移位寄存单元具有复位功能，其包括五个开关单元。本发明的移位寄存器输出稳定并且结构简单，功耗小，从而应用该移位寄存器的栅极驱动电路的体积小。
【专利说明】移位寄存器以及栅极驱动电路
【技术领域】
[0001] 本发明涉及一种移位寄存器，尤其涉及一种适用于显示装置的移位寄存器以及应 用该移位寄存器的栅极驱动电路。
【背景技术】
[0002] 平面显示装置如液晶显示器、有激发光二极管显示器等，具有轻薄、节能、无辐射 等诸多优点，因此被广泛的应用于高清数字电视、电脑、个人数字助理（PDA)、移动电话、数 码相机等电子设备中。
[0003] 平面显示装置通常包括像素电路和驱动电路，其中，像素电路包括多条栅极线与 多条数据线以及由栅极线与数据线交叉形成的多个像素单元，驱动电路主要包括栅极驱动 电路与源极驱动电路。栅极驱动电路通常具有一个移位寄存器，该移位寄存器具有多个移 位寄存单元，每个移位寄存单元对应一条栅极线用于为该栅极线提供扫描信号。随着制造 工艺的提高，原本设置于显示面板以外的驱动电路同样可被设置于显示面板的玻璃基板 上。
[0004] 由于移位寄存单元内晶体管中的寄生电容的存在，当其接收的时钟信号在进行高 低电平跳变时，一些关键节点会被耦合，如此易造成输出信号的不稳定。目前为了解决输出 不稳定的问题，通常是在每个移位寄存单元内增加一个由多个晶体管和电容形成的稳压电 路以稳定输出。请参考图8,图8为现有技术中一种移位寄存器的一移位寄存单兀的结构不 意图。如图8所示，该移位寄存单元20需要由晶体管M4、M5、M6以及电容C2形成的稳压电 路31，以稳定节点Q以及输出Gn。
[0005] 然而，晶体管、电容等元件数量太多会导致移位寄存单元的电路结构复杂，使整个 移位寄存器的体积、功耗增大，并且集成到玻璃基板时会导致布线面积增加，不易满足平面 显示装置对窄边框和高解析度的发展需求。
【发明内容】
[0006] 本发明的目的包括提供一种移位寄存器，以解决现有技术中移位寄存器的输出不 稳定、电路结构复杂的问题。
[0007] 具体地，本发明的实施例所提供的一种移位寄存器包括多个重复单元，其中每个 重复单元包括η级移位寄存单元，其中η为自然数且η 3 5,该η级移位寄存单元从第一级 至第η级移位寄存单元级联连接，并且前一重复单元的第η级移位寄存单元与后一重复单 元的第一级移位寄存单元级联连接。每个重复单元的第一级至第（η-1)级移位寄存单元 的内部电路结构相同，第一级至第η级移位寄存单元均包括输入端、参考电压接收端、第一 时钟信号接收端、第二时钟信号接收端、第三时钟信号接收端、第四时钟信号接收端以及输 出端，第η级移位寄存单元进一步包括复位端，该复位端连接至本重复单元的第一级移位 寄存单元的输入端。每个重复单元的每一移位寄存单元的内部电路结构包括：第一开关元 件，包括第一控制端、第一通路端和第二通路端，该第一控制端连接至该移位寄存单元的第 一时钟信号接收端，该第一通路端连接至该移位寄存单元的输入端，该第二通路端连接至 该移位寄存单元的一节点；第二开关元件，包括第二控制端、第三通路端和第四通路端，该 第二控制端连接至该移位寄存单元的该节点，该第三通路端连接至该移位寄存单元的第二 时钟信号接收端，该第四通路端连接至该移位寄存单元的输出端；第三开关元件，包括第三 控制端、第五通路端和第六通路端，该第三控制端连接至该移位寄存单元的第四时钟信号 接收端，该第五通路端连接至该移位寄存单元的该节点，该第六通路端连接至该移位寄存 单元的参考电压接收端；以及第四开关元件，包括第四控制端、第七通路端和第八通路端， 该第四控制端连接至该移位寄存单元的第三时钟信号接收端，该第七通路端连接至该移位 寄存单元的输出端，该第八通路端连接至该移位寄存单元的参考电压接收端。每个重复单 元的第η级移位寄存单元的内部电路结构进一步包括：第五开关元件，包括第五控制端、第 九通路端和第十通路端，该第五控制端连接至该第η级移位寄存单元的复位端，该第九通 路端连接至该第η级移位寄存单元的该节点，该第十通路端连接至该第η级移位寄存单元 的参考电压接收端。
[0008] 优选地，该移位寄存器接收η个周期相同、脉宽相同的时钟信号与一个参考电压， 该η个时钟信号的占空比均为2/η，且该η个时钟信号依次从第一时钟信号至第η时钟信号 由低电平转为高电平的间隔时间为Τ/η，其中Τ为时钟周期的时间长度。
[0009] 优选地，每个重复单元的第i级移位寄存单元的输出端用于提供输出信号，输入 端接收一起始信号或者上一级移位寄存单元的输出端提供的输出信号，参考电压接收端接 收该参考电压，其中i为自然数且1 g i g η ;第一时钟信号接收端接收第i时钟信号；当 i+1 fn时，第二时钟信号接收端接收第（i+1)时钟信号，当i+Ι > !!时，第二时钟信号接收 端接收第（i+1-n)时钟信号；当i+3 = η时，第三时钟信号接收端接收第（i+3)时钟信号， 当i+3 > η时，第三时钟信号接收端接收第（i+3-n)时钟信号；以及当i+4 = η时，第四时 钟信号接收端接收第（i+4)时钟信号，当i+4 > 1!时，第四时钟信号接收端接收第（i+4-n) 时钟信号。
[0010] 优选地，该参考电压为低电平电压信号。
[0011] 优选地，每个移位寄存单元的输出端所提供的输出信号对应于该移位寄存单元的 第二时钟信号接收端所接收的时钟信号的一个脉冲。
[0012] 优选地，该第一时钟信号的高低电平转换时间与对应重复单元的第一级移位寄存 单元的输入端所接收的输入信号同步。
[0013] 优选地，该移位寄存器所接收的时钟信号的数量与每个重复单元所包含的移位寄 存单元的数量相同。
[0014] 优选地，η等于6。
[0015] 本发明的目的还包括提供一种栅极驱动电路，以解决现有技术中栅极驱动电路所 采用的移位寄存器的输出不稳定、电路结构复杂的问题。
[0016] 具体地，本发明的实施例所提供的一种栅极驱动电路包括本发明的实施例所提供 的上述移位寄存器。
[0017] 优选地，该参考电压为栅极低电压信号。
[0018] 由于本发明的实施例所提供的移位寄存器的移位寄存单元采用不超过五个开关 元件，且基本无需电容元件，根据其电路结构以及与各信号之间的配合便可以有效抵消因 第二开关元件所接收的时钟信号高低电平跳变时所引起的耦合效应，保证移位寄存器的输 出稳定，且电路结构简单，功耗低。从而应用该移位寄存器的栅极驱动电路的体积小，集成 到玻璃基板时需要的布线面积也减小，容易满足平面显示装置对窄边框和高解析度的发展 需求。
[0019] 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够 更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【专利附图】
【附图说明】
[0020] 图1为本发明的一实施例所提供的一种栅极驱动电路的结构示意图。
[0021] 图2为图1中的一种移位寄存单元的结构示意图。
[0022] 图3为图1中的另一种移位寄存单元的结构示意图。
[0023] 图4为本发明一具体实施例所提供的栅极驱动电路的结构示意图。
[0024] 图5为如图4所示的六个时钟信号的时序示意图。
[0025] 图6为如图4中的第一级移位寄存单元的相关信号波形示意图。
[0026] 图7为如图4中的第一至第六级移位寄存单元的输出信号波形示意图。
[0027] 图8为现有技术中一种移位寄存器的一移位寄存单兀的结构不意图。
【具体实施方式】
[0028] 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合 附图及较佳实施例，对依据本发明提出的移位寄存器与栅极驱动电路其【具体实施方式】、方 法、步骤、结构、特征及功效，详细说明如后。
[0029] 有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实 施例详细说明中将可清楚的呈现。通过【具体实施方式】的说明，当可对本发明为达成预定目 的所采取的技术手段及功效得以更加深入且具体的了解，然而所附图式仅是提供参考与说 明之用，并非用来对本发明加以限制。
[0030] 本发明的一实施例所提供的移位寄存器主要用于平面显示装置中的栅极驱动电 路，但并不限于此。移位寄存器包括级联连接的多级移位寄存单元，每一级的移位寄存单元 分别与显示面板上的一条栅极线对应电性连接，从而使该移位寄存器将扫描信号依序逐次 施加到每条栅极线上，移位寄存单元之间的连接关系及工作原理将在下文中作详细阐述。
[0031] 请参考图1，其为本发明的一实施例所提供的一种栅极驱动电路的结构示意图。该 栅极驱动电路10包括信号产生装置11与移位寄存器12,该信号产生装置11提供η个时 钟信号CLK1、CLK2、……、CLKn与一个参考电压给该移位寄存器12,其中，η为自然数且 η兰5。该η个时钟信号CLKUCLK2、……、CLKn为周期相同、脉宽相同的脉冲信号，每个时 钟信号的占空比均为2/n，且该η个时钟信号依次从第一时钟信号至第η时钟信号由低电平 转为高电平的间隔时间为Τ/η，其中Τ为时钟周期的时间长度。该参考电压可为低电平电压 信号，如栅极低电压信号VGL。
[0032] 该移位寄存器12包括多个重复单元120,其中每个重复单元包括η级移位寄存单 元R1、R2、……、Rn。也就是说，每个重复单元所包含的移位寄存单元的数量与该信号产生 装置11所提供的时钟信号的数量相同。该η级移位寄存单元从第一级移位寄存单元R1至 第η级移位寄存单元Rn级联连接，并且前一重复单元120的第η级移位寄存单元Rn与后 一重复单元120的第一级移位寄存单元R1级联连接。
[0033] 每个重复单元120的第一级移位寄存单元R1至第（n-1)级移位寄存单元R(n-l) 的内部电路结构相同，而第η级移位寄存单元Rn与其他移位寄存单元的结构略有不同，两 种结构将在下文作详细描述。第一级移位寄存单元R1至第η级移位寄存单元Rn均包括输 入端In、参考电压接收端Ref、第一时钟信号接收端CK1、第二时钟信号接收端CK2、第三时 钟信号接收端CK3、第四时钟信号接收端CK4以及输出端Out。第η级移位寄存单元Rn进 一步包括复位端Reset,该复位端Reset连接至本重复单元120的第一级移位寄存单元R1 的输入端In。
[0034] 请参考图2,其为图1中的一种移位寄存单元，即每一重复单元120中的第一级移 位寄存单元R1至第（n-1)级移位寄存单元R(n-l)中任一级移位寄存单元的结构示意图。 以重复单元120中的第一级移位寄存单元R1为例，该移位寄存单元R1包括第一开关元件 Ml、第二开关元件M2、第三开关元件M3以及第四开关元件M4。
[0035] 该第一开关元件Ml包括第一控制端（未标示）、第一通路端（未标示）和第二通 路端（未标示），该第一控制端连接至该移位寄存单元R1的第一时钟信号接收端CK1，该第 一通路端连接至该移位寄存单元R1的输入端In，该第二通路端连接至该移位寄存单元R1 的一节点Q。
[0036] 该第二开关元件M2包括第二控制端（未标示）、第三通路端（未标示）和第四通 路端（未标示），该第二控制端连接至该移位寄存单元R1的该节点Q，该第三通路端连接至 该移位寄存单元R1的第二时钟信号接收端CK2,该第四通路端连接至该移位寄存单元R1的 输出端Out。
[0037] 第三开关元件M3包括第三控制端（未标示）、第五通路端（未标示）和第六通路 端（未标示），该第三控制端连接至该移位寄存单元R1的第四时钟信号接收端CK4,该第五 通路端连接至该移位寄存单元R1的该节点Q，该第六通路端连接至该移位寄存单元R1的参 考电压接收端Ref。
[0038] 第四开关元件M4包括第四控制端（未标示）、第七通路端（未标示）和第八通路 端（未标示），该第四控制端连接至该移位寄存单元R1的第三时钟信号接收端CK3,该第七 通路端连接至该移位寄存单元R1的输出端Out，该第八通路端连接至该移位寄存单元R1的 参考电压接收端Ref。
[0039] 请参考图3,其为图1中的另一种移位寄存单元，即每一重复单元120中的第η级 移位寄存单元Rn的结构示意图。该移位寄存单元Rn包括与其他移位寄存单元Rl-Rn-Ι相 同的第一开关元件Ml、第二开关元件M2、第三开关元件M3以及第四开关元件M4,并进一步 包括第五开关元件M5。该移位寄存单元Rn的第一开关元件Ml、第二开关元件M2、第三开关 元件M3以及第四开关元件M4的电路连接关系与其他移位寄存单元Rl-Rn-Ι相同，在此不 再赘述。该移位寄存单元Rn中的该第五开关元件M5包括第五控制端（未标示）、第九通路 端（未标示）和第十通路端（未标示），该第五控制端连接至该第η级移位寄存单元Rn的 复位端Reset,该第九通路端连接至该第η级移位寄存单元Rn的节点Q,该第十通路端连接 至该第η级移位寄存单元Rn的参考电压接收端Ref。
[0040] 上述开关元件M1-M5可为薄膜晶体管结构。
[0041] 该移位寄存器12的每个重复单元120的第i级移位寄存单元Ri的输出端Out用 于提供输出信号Gm给对应的栅极线，输入端In接收上一级移位寄存单元的输出端Out提 供的输出信号Gm-1 (需要说明的是，若第一级该移位寄存单元位于整个移位寄存器12的第 一级，则其输入端In接收一起始信号STV)，参考电压接收端Ref接收该参考电压，其中i为 自然数且1 g i gn，n为每个重复单元120中移位寄存单元的数量。第i级移位寄存器Ri 的第一时钟信号接收端CK1接收信号产生装置21提供的第i时钟信号CLKi ;当i+1 = η时， 第二时钟信号接收端CK2接收第（i+1)时钟信号CLKi+1，当i+1 > 1!时，第二时钟信号接收 端CK2接收第（i+1-n)时钟信号CLKi+1-n ;当i+3 = η时，第三时钟信号接收端CK3接收第 (i+3)时钟信号CLKi+3,当i+3 > η时，第三时钟信号接收端CK3接收第（i+3-n)时钟信号 CLKi+3-n;以及当i+4 = η时，第四时钟信号接收端CK4接收第（i+4)时钟信号CLKi+4,当 i+4 > η时，第四时钟信号接收端CK4接收第（i+4-n)时钟信号CLKi+4-n。
[0042] 以下将以η等于六为例进行详细说明。请参考图4,其为本发明一具体实施例所 提供的栅极驱动电路的结构示意图。为方便描述，该栅极驱动电路20仅绘示出一个重复单 元220,该重复单元220包括六级移位寄存单元R1-R6,其中前五级移位寄存单元R1-R5的 内部电路结构相同，第六级移位寄存单元R6还进一步包括一复位端Reset以及一第五开关 元件M5,该复位端Reset连接至本重复单元220的第一级移位寄存单元R1的输入端In。
[0043] 信号产生装置21为重复单元220提供六个时钟信号CLK1-CLK6以及一参考电压 VGL。每一移位寄存单元的输入端In接收该起始信号STV(若该移位寄存单元位于整个移 位寄存器的第一级）或者上一级移位寄存单元的输出端Out提供的输出信号，输出端Out 用于提供输出信号给对应的栅极线，参考电压接收端Ref接收该参考电压VGL。进一步地， 第六级移位寄存单元R6的复位端Reset连接第一级移位寄存单元R1的输入端In以接收 该起始信号STV (若该第一级移位寄存单元R1位于整个移位寄存器的第一级）或者上一重 复单元的第六级移位寄存单元R6的输出端Out所提供的输出信号。
[0044] 在该重复单元220中，该第一级移位寄存单元R1的第一时钟信号接收端CK1接收 第一时钟信号CLK1，第二时钟信号接收端CK2接收第二时钟信号CLK2,第三时钟信号接收 端CK3接收第四时钟信号CLK4,以及第四时钟信号接收端CK4接收第五时钟信号CLK5。
[0045] 该第二级移位寄存单元R2的第一时钟信号接收端CK1接收第二时钟信号CLK2,第 二时钟信号接收端CK2接收第三时钟信号CLK3,第三时钟信号接收端CK3接收第五时钟信 号CLK5,以及第四时钟信号接收端CK4接收第六时钟信号CLK6。
[0046] 该第三级移位寄存单元R3的第一时钟信号接收端CK1接收第三时钟信号CLK3,第 二时钟信号接收端CK2接收第四时钟信号CLK4,第三时钟信号接收端CK3接收第六时钟信 号CLK6,以及第四时钟信号接收端CK4接收第一时钟信号CLK1。
[0047] 该第四级移位寄存单元R4的第一时钟信号接收端CK1接收第四时钟信号CLK4,第 二时钟信号接收端CK2接收第五时钟信号CLK5,第三时钟信号接收端CK3接收第一时钟信 号CLK1，以及第四时钟信号接收端CK4接收第二时钟信号CLK2。
[0048] 该第五级移位寄存单元R5的第一时钟信号接收端CK1接收第五时钟信号CLK6,第 二时钟信号接收端CK2接收第六时钟信号CLK6,第三时钟信号接收端CK3接收第二时钟信 号CLK2,以及第四时钟信号接收端CK4接收第三时钟信号CLK3。
[0049] 该第六级移位寄存单元R6的第一时钟信号接收端CK1接收第六时钟信号CLK6,第 二时钟信号接收端CK2接收第一时钟信号CLK1，第三时钟信号接收端CK3接收第三时钟信 号CLK3,以及第四时钟信号接收端CK4接收第四时钟信号CLK4。
[0050] 请参考图5,其为该六个时钟信号CLK1-CLK6的时序示意图。如图5所示，该六个 时钟信号CLK1-CLK6为周期相同、脉宽相同的脉冲信号，每个时钟信号的占空比均为1/3， 且该六个时钟信号CLK1-CLK6依次从第一时钟信号CLK1至第六时钟信号CLK6由低电平转 为高电平的间隔时间为T/6,其中T为时钟周期的时间长度。如，在tl时刻，第一时钟信号 CLK1由低电平跳变到高电平；经过T/6时间之后，在t2时刻，第二时钟信号CLK2由低电平 跳变到高电平；再经过T/6时间之后，在t3时刻，第一时钟信号CLK1由高电平跳变到低电 平，而第三时钟信号CLK3由低电平跳变到高电平；又经过T/6时间之后，在t4时刻，第二时 钟信号CLK2由高电平跳变到低电平，而第四时钟信号CLK4由低电平跳变到高电平；再经 过T/6时间之后，在t5时刻，第三时钟信号CLK3由高电平跳变到低电平，而第五时钟信号 CLK5由低电平跳变到高电平；又经过T/6时间之后，在t6时刻，第四时钟信号CLK4由高电 平跳变到低电平，而第六时钟信号CLK6由低电平跳变到高电平；再经过T/6时间之后，在 t7时刻，第一时钟信号CLK1的下一个时钟周期开始，第一时钟信号CLK1由低电平跳变到 高电平，而第五时钟信号CLK5由高电平跳变到低电平；接下来又经过T/6时间之后，在t8 时刻，第二时钟信号CLK2的下一个时钟周期开始，第二时钟信号CLK2由低电平跳变到高电 平，而第六时钟信号CLK6由高电平跳变到低电平。
[0051] 此外，该第一时钟信号CLK1高低电平转换时间与对应重复单元220的第一级移位 寄存单元R1的输入端In所接收的输入信号同步。比如，整个移位寄存器的第一个重复单 元220的第一级移位寄存单元R1的输入端In所接收的输入信号为起始信号STV，而其他重 复单元220的第一级移位寄存单元R1的输入端In所接收的输入信号为上一级移位寄存单 元，即前一重复单元220的最后一级移位寄存单元Rn的输出端Out所提供的输出信号。
[0052] 以下将进一步以该栅极驱动电路20为例说明本实施例所提供的栅极驱动电路的 工作原理。
[0053] 请参阅图6,其为该重复单元220的第一级移位寄存单元R1的相关信号波形示意 图图。请一并参考图2,该第一级移位寄存单元R1的输入端In接收的输入信号Gm-1为上 一级移位寄存单元的输出端Out所提供的输出信号，第一时钟信号接收端CK1接收第一时 钟信号CLK1，第二时钟信号接收端CK2接收第二时钟信号CLK2,第三时钟信号接收端CK3 接收第四时钟信号CLK4,第四时钟信号接收端CK4接收第五时钟信号CLK5,参考电压端Ref 接收一低电平电压信号，以及输出端Out提供一输出信号Voutl。
[0054] 在tl时刻，输入信号Gm-1与第一时钟信号CLK1均由低电平跳变到高电平，第一 开关元件Ml导通，节点Q被预充电，并使第二开关元件M2导通。
[0055] 在t2时刻，第二时钟信号CLK2由低电平跳变到高电平，此时由于第二开关元件M2 处于导通状态，输出端Out的输出信号Voutl由低电平跳变到高电平，同时，因为输出端Out 的输出信号Voutl跳变为高电平，由于第二开关元件M2的寄生电容耦合效应，节点Q处的 电压被进一步拉升，使第二开关元件M2打开更充分。
[0056] 在t3时刻，输入信号Gm-1与第一时钟信号CLK1均由高电平跳变到低电平，第一 开关元件Ml关闭。
[0057] 在t4时刻，第二时钟信号CLK2由高电平跳变到低电平，同时第四时钟信号CLK4 由低电平跳变到高电平，第四开关元件M4导通，输出端Out的电压被低电平电压信号拉低， 从而使输出信号Voutl由高电平跳变到低电平，同时，因为输出端Out的输出信号Voutl跳 变为低电平，由于第二开关元件M2的寄生电容耦合效应，节点Q处的电压在一定程度上被 拉低，以使第二开关元件M2关闭。
[0058] 在t5时刻，第五时钟信号CLK5由低电平跳变到高电平，第三开关元件M3导通，节 点Q处的电压被低电平电压信号进一步拉低，由此抵消因第二开关元件M2所接收的时钟信 号的高低电平跳变导致节点Q处的电容耦合效应，从而使输出信号Voutl稳定。
[0059] 由于第二级移位寄存单元R1至第五级移位寄存单元R5与第一级移位寄存单元R1 的工作原理类似，在此将不再赘述。
[0060] 请一并参阅图7,其为该重复单元220的第一级移位寄存单元R1至第六级移位寄 存单元R6的输出信号Voutl-Vout6的波形示意图。以下将结合图3与图5以进一步说明 第六级移位寄存单元R6的工作原理。该第六级移位寄存单元R6的输入端In接收上一级 移位寄存单元R5的输出端Out所提供的输出信号Vout5,复位端Reset连接至本重复单元 220的第一级移位寄存单元R1的输入端In以接收其输入信号（如图6所示的输入信号 Gm-1)，第一时钟信号接收端CK1接收第六时钟信号CLK6,第二时钟信号接收端CK2接收第 一时钟信号CLK1，第三时钟信号接收端CK3接收第三时钟信号CLK3,第四时钟信号接收端 CK4接收第四时钟信号CLK4,参考电压端Ref接收一低电平电压信号，以及输出端Out提供 输出信号Vout6。
[0061] 在tl时刻，第一时钟信号CLK1与第一级移位寄存单兀R1的输入信号Gm-1均由 低电平跳变到高电平，此时节点Q处于浮接状态，因为第一时钟信号CLK1跳变为高电平，由 于第二开关元件M2的寄生电容耦合效应，节点Q处的电压被拉升，但由于第五开关元件M5 导通，节点Q处的电压又被低电平电压信号拉低以抵消节点Q处的耦合效应。
[0062] 由此可见，对于该重复单元220的第一级移位寄存单元R1而言，第一开关元件Ml 的第一控制端接收第一时钟信号CLK1，第二开关元件M2的第三通路端接收第二时钟信号 CLK2 ;对第二级移位寄存单元R2而言，第一开关元件Ml的第一控制端接收第二时钟信号 CLK2,第二开关元件M2的第三通路端接收第三时钟信号CLK3 ;依次类推，对第六级移位寄 存单元R6而言，第一开关元件Ml对应的第一控制端接收第六时钟信号CLK6,第二开关元 件M2对应的的第三通路端接收第一时钟信号CLK1，从图5可知，第一时钟信号CLK1较第 六时钟信号CLK6先启动，在第六级移位寄存单元R6的第一开关元件Ml还没有打开时，第 二开关元件M2已经因为第一时钟信号CLK1跳变为高电平而被耦合了，因此在第一时钟信 号CLK1跳变为高电平之前，节点Q必须被拉低到低电平。而第六级移位寄存单元R6通过 设置一复位端Reset以接收第一级移位寄存单元R1的输入信号（如图6所示的输入信号 Gm-1)，而输入信号Gm-1与第一时钟信号CLK1几乎同时跳变为高电平，使第五开关兀件M5 处于被打开的状态，因此可以抑制第一时钟信号CLK1跳变时第二开关元件M2对节点Q所 造成的f禹合。
[0063] 在t2时刻，第二时钟信号CLK2由低电平跳变到高电平，对该第六级移位寄存单元 R1无实质影响。
[0064] 在t3时刻，输入信号Gm-1与第一时钟信号CLK1均由高电平跳变到低电平，第三 时钟信号CLK3由低电平跳变到高电平，第五开关元件M5关闭，第四开关元件M4打开，节点 Q处因第一时钟信号CLK1从高电平跳变到低电平所引起的第二开关元件M2的寄生电容耦 合效应被低电平电压信号抵消。
[0065] 在t4时刻，第二时钟信号CLK2由高电平跳变到低电平，同时第四时钟信号CLK4 由低电平跳变到高电平，第三开关元件M3打开，以进一步将节点Q稳定在低电平电压信号 的低电压。
[0066] 在t5时刻，第三时钟信号CLK3由高电平跳变到低电平，同时第五时钟信号CLK5 由低电平跳变到高电平，第四开关元件M4关闭。
[0067] 在t6时刻，第四时钟信号CLK4由高电平跳变到低电平，第三开关元件M3关闭，同 时第六时钟信号CLK6由低电平跳变到高电平，上一级移位寄存单元R5的输出信号Vout5 也由低电平跳变到高电平，第一开关元件Ml导通，节点Q被预充电，并使第二开关元件M2 导通。此后，节点Q的变化与先前的描述类似，在此将不再赘述。
[0068] 在t7时刻，第一时钟信号CLK1的下一个时钟周期开始，第一时钟信号CLK1由低 电平跳变到高电平，而第五时钟信号CLK5由高电平跳变到低电平，此时由于第二开关元件 M2处于导通状态，输出端Out的输出信号Vout6由低电平跳变到高电平。
[0069] 在t8时刻，第二时钟信号CLK2的下一个时钟周期开始，第二时钟信号CLK2由低 电平跳变到高电平，而第六时钟信号CLK6由高电平跳变到低电平，第一开关元件Ml关闭。
[0070] 在t9时刻，第三时钟信号CLK3的下一个时钟周期开始，第三时钟信号CLK3由低 电平跳变到高电平，第一时钟信号CLK1又由高电平跳变到低电平，第四开关元件M4导通， 输出端Out的输出信号Vout6被低电平电压信号拉低，从而使输出信号Vout6由高电平跳 变到低电平。
[0071] 从上述描述可得知，每一移位寄存单兀的输入端In所接收的输入信号与第一时 钟信号接收端CK1所接收的时钟信号的对应脉冲的高低电平的转换时间同步。每一移位寄 存单元的输出端Out所提供的输出信号对应于该移位寄存单元的第二时钟信号接收端所 接收的时钟信号的一个脉冲。
[0072] 由于本发明的实施例所提供的移位寄存器的移位寄存单元采用不超过五个开关 元件，且基本无需电容元件，根据其电路结构以及与各信号之间的配合便可以有效抵消因 第二开关元件所接收的时钟信号高低电平跳变时所引起的耦合效应，保证移位寄存器的输 出稳定，且电路结构简单，功耗低。从而应用该移位寄存器的栅极驱动电路的体积小，集成 到玻璃基板时需要的布线面积也减小，容易满足平面显示装置对窄边框和高解析度的发展 需求。
[0073] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽 然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人 员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰 为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对 以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
【权利要求】
1. 一种移位寄存器，其特征在于，该移位寄存器包括多个重复单元，其中每个重复单元 包括η级移位寄存单元，其中η为自然数且η 3 5,该η级移位寄存单元从第一级至第η级 移位寄存单元级联连接，并且前一重复单元的第η级移位寄存单元与后一重复单元的第一 级移位寄存单元级联连接，每个重复单元的第一级至第（η-1)级移位寄存单元的内部电路 结构相同，第一级至第η级移位寄存单元均包括输入端、参考电压接收端、第一时钟信号接 收端、第二时钟信号接收端、第三时钟信号接收端、第四时钟信号接收端以及输出端，第η 级移位寄存单元进一步包括复位端，该复位端连接至本重复单元的第一级移位寄存单元的 输入端，每个重复单元的每一移位寄存单元的内部电路结构包括： 第一开关元件，包括第一控制端、第一通路端和第二通路端，该第一控制端连接至该移 位寄存单元的第一时钟信号接收端，该第一通路端连接至该移位寄存单元的输入端，该第 二通路端连接至该移位寄存单元的一节点； 第二开关元件，包括第二控制端、第三通路端和第四通路端，该第二控制端连接至该移 位寄存单元的该节点，该第三通路端连接至该移位寄存单元的第二时钟信号接收端，该第 四通路端连接至该移位寄存单元的输出端； 第三开关元件，包括第三控制端、第五通路端和第六通路端，该第三控制端连接至该移 位寄存单元的第四时钟信号接收端，该第五通路端连接至该移位寄存单元的该节点，该第 六通路端连接至该移位寄存单元的参考电压接收端；以及 第四开关元件，包括第四控制端、第七通路端和第八通路端，该第四控制端连接至该移 位寄存单元的第三时钟信号接收端，该第七通路端连接至该移位寄存单元的输出端，该第 八通路端连接至该移位寄存单元的参考电压接收端； 每个重复单元的第η级移位寄存单元的内部电路结构进一步包括： 第五开关元件，包括第五控制端、第九通路端和第十通路端，该第五控制端连接至该第 η级移位寄存单元的复位端，该第九通路端连接至该第η级移位寄存单元的该节点，该第十 通路端连接至该第η级移位寄存单元的参考电压接收端。
2. 如权利要求1所述的移位寄存器，其特征在于，该移位寄存器接收η个周期相同、脉 宽相同的时钟信号与一个参考电压，该η个时钟信号的占空比均为2/η，且该η个时钟信号 依次从第一时钟信号至第η时钟信号由低电平转为高电平的间隔时间为Τ/η，其中Τ为时钟 周期的时间长度。
3. 如权利要求2所述的移位寄存器，其特征在于，每个重复单元的第i级移位寄存单元 的输出端用于提供输出信号，输入端接收一起始信号或者上一级移位寄存单元的输出端提 供的输出信号，参考电压接收端接收该参考电压，其中i为自然数且1 S i = η ; 第一时钟信号接收端接收第i时钟信号； 当i+1 g η时，第二时钟信号接收端接收第（i+1)时钟信号，当i+Ι > η时，第二时钟 信号接收端接收第（i+1-n)时钟信号； 当i+3 f η时，第三时钟信号接收端接收第（i+3)时钟信号，当i+3 > 1!时，第三时钟 信号接收端接收第（i+3-n)时钟信号；以及 当i+4 = η时，第四时钟信号接收端接收第（i+4)时钟信号，当i+4 > η时，第四时钟 信号接收端接收第（i+4-n)时钟信号。
4. 如权利要求2所述的移位寄存器，其特征在于，该参考电压为低电平电压信号。
5. 如权利要求3所述的移位寄存器，其特征在于，每个移位寄存单元的输出端所提供 的输出信号对应于该移位寄存单元的第二时钟信号接收端所接收的时钟信号的一个脉冲。
6. 如权利要求2所述的移位寄存器，其特征在于，该第一时钟信号的高低电平转换时 间与对应重复单元的第一级移位寄存单元的输入端所接收的输入信号同步。
7. 如权利要求2所述的移位寄存器，其特征在于，该移位寄存器所接收的时钟信号的 数量与每个重复单元所包含的移位寄存单元的数量相同。
8. 如权利要求7所述的移位寄存器，其特征在于，η等于6。
9. 一种栅极驱动电路，其特征在于，该栅极驱动电路包括如权利要求1至8中任一项所 述的移位寄存器。
10. 如权利要求9所述的栅极驱动电路，其特征在于，该参考电压为栅极低电压信号。
【文档编号】G11C19/28GK104123905SQ201410331982
【公开日】2014年10月29日 申请日期:2014年7月11日 优先权日:2014年7月11日
【发明者】李亚锋, 郑会龙, 房耸, 邬金芳 申请人:昆山龙腾光电有限公司