静态随机存取存储电路及存储器的制作方法

本发明涉及电路技术领域，特别是涉及一种静态随机存取存储电路及存储器。

背景技术

静态随机存取存储(staticrandomaccessmemory，sram)，常被用于计算机设备中暂时存储数据，只要有持续的电源提供，并可以对所存储的数据进行持续存储，而不需要任何的更新操作。与动态随机存取存储(dynamicrandomaccessmemory，dram)电路相比，不需要每隔一段时间刷新充电一次，以避免内部存储数据的消失，因此，sram电路具有较高的性能，且功耗较小。

但是，现有的sram电路，存在着写干扰的问题，影响了sram电路的性能。

技术实现要素：

本发明实施例要解决的技术问题是如何消除sram电路的写干扰，提升sram电路的性能。

为了解决上述问题，本发明实施例提供一种静态随机存取存储电路，包括：存储单元，适于存储对应的数据信息；写入单元，适于在所述存储单元处于写入选中状态时，将相应的数据信息写入所述存储单元；在所述存储单元处于写入半选中状态时，禁止向所述存储单元中写入数据；读取单元，适于读取所述存储单元中存储的数据信息。

可选地，所述存储单元包括交叉耦接的第一反相器和第二反相器。

可选地，所述第一反相器包括第一pmos管和第一nmos管；所述第一pmos管的栅端与所述第一nmos管的栅端耦接，并与所述第二反相器耦接；所述第一pmos管的源端与预设的电源电压耦接；所述第一pmos管的漏端与所述第一nmos管的漏端耦接，并作为第一电压节点；所述第一nmos管的源端与地电压耦接。

可选地，所述第二反相器包括第二pmos管和第二nmos管；所述第二pmos管的栅端与所述第二nmos管的栅端耦接，并与所述第一电压节点耦接；所述第二pmos管的源端与所述电源电压耦接；所述第一pmos管的漏端与所述第二nmos管的漏端耦接，并作为第二电压节点；所述第二nmos管的源端与地电压耦接。

可选地，所述读取控制单元包括第五nmos管和第六nmos管；所述第五nmos管的栅端与预设的读取字线耦接；所述第五nmos管的源端与所述第六nmos管的漏端耦接；所述第五nmos管的漏端与预设的读取位线耦接；所述第六nmos管的栅端与所述第二电压节点耦接；所述第六nmos管的源端与地电压耦接。

可选地，所述写入控制单元包括写入字线、次级写入字线、第三nmos管、第四nmos管、第三pmos管和第七nmos管；所述第三nmos管的栅端与所述次级写入字线耦接；所述第三nmos管的源端与预设的写入位线耦接；所述第三nmos管的漏端与所述第一电压节点耦接；所述第四nmos管的栅端与所述次级写入字线耦接；所述第四nmos管的源端与所述写入反位线耦接；所述第四nmos管的漏端与所述第二电压节点耦接所述第三pmos管的栅端与所述写入字线耦接；所述第三pmos管的源端与所述次级写入字线耦接；所述第三pmos管的漏端与位线选取信号耦接；所述第七nmos管的栅端与所述写入字线耦接；所述第七nmos管的源端与地电压耦接；所述第七nmos管的漏端与所述次级写入字线耦接。

本发明实施例还提供了一种静态随机存取存储器，包括一个以上上述任一种的静态随机存取存储电路。

可选地，位于同一行的静态随机存取存储电路共用写入字线，位于同一行的静态随机存取存储电路共用写入位线。

与现有技术相比，本发明的技术方案具有以下有益效果：

上述的方案，通过写入单元的设置，在静态随机存取存储电路处于写入半选中状态时，禁止向存储单元中写入相应的数据信息，可以避免存储单元中的存储数据受到写操作的干扰，从而可以提高静态随机存取存储电路的工作性能。

附图说明

图1是现有技术中的一种6t结构的sram电路的电路图；

图2是现有技术中一种双端口的sram电路的电路图；

图3是现有技术中sram存储器中的sram电路之间的连接关系示意图；

图4是本发明实施例中的一种sram电路的框架结构示意图；

图5是本发明实施例中的一种sram电路的电路图；

图6是本发明实施例中的一种sram电路与图2所示的sram电路之间的干扰余量的仿真示意图；

图7是本发明实施例中的一种sram存储器的结构示意图。

具体实施方式

如图1所示，现有技术中的一种sram电路包括第一pmos管mp1、第一nmos管mn1、第二pmos管mp2、第二nmos管mn2、第三nmos管mn3、第四nmos管mn4。

其中，第一pmos管mp1、第一nmos管mn1构成存储单元中的第一反相器，第二pmos管mp2和第二nmos管mn2构成存储单元中的第二反相器，且第一反相器和第二反相器相互交叉耦接。

具体而言，所述第一pmos管mp1的栅端与所述第一nmos管mn1栅端耦接，并与所述第二反相器的第二电压节点n0耦接；所述第一pmos管mp1的源端与预设的电源电压vdd耦接；所述第一pmos管mp1的漏端与所述第一nmos管mn1的漏端耦接，并作为第一电压节点n1；第一nmos管mn1的源端与地电压vss耦接；所述第二pmos管mp2的栅端与所述第二nmos管mn2栅端耦接，并与所述第一电压节点n1耦接；所述第二pmos管mp2的源端与电源电压vdd耦接；所述第一pmos管mp1的漏端与所述第二nmos管mn2的漏端耦接，并作为第二电压节点n0；第二nmos管mn2的源端与地电压vss耦接。

在具体实施中，第三nmos管mn3和第四nmos管mn4为传输晶体管，适于将外围电路的数据写入存储单元，或者从存储单元中存储的数据读取对应的数据。具体地，所述第三nmos管mn3的栅端与写入字线wwl耦接；所述第三nmos管mn3的源端与预设的写入位线bl耦接；所述第三nmos管mn3的漏端与所述第一电压节点n1耦接；所述第四nmos管mn4的栅端与写入字线wwl耦接；所述第四nmos管mn4的源端与预设的写入反位线blb耦接；所述第三nmos管mn3的漏端与所述第二电压节点n0耦接。

其中，当第一电压节点n1为高电平vdd，且第二电压节点n0的电压为低电压vss时，sram电路中存储的值为逻辑1，反之，则sram电路中存储的值为逻辑0。

当需要改写sram电路中存储的信息，如将其中存储的值由1改写为0时，执行的操作为：首先，将写入字线wwl充电为高电平即电源电压vdd，并将sram电路的写入位线bl的电压由电源电压vdd下拉为地电压vss，并将sram电路的写入反位线blb的电压维持为电源电压vdd。

为了适应生产工艺的发展，出现了双端口的sram电路，通过将读取端口与写入端口分离设置，可以有效避免读取干扰。

参见图2，与图1所示的sram电路不同的是，增设了两个nmos管以及读取字线rwl和读取位线rbl。

其中，第五nmos管mn5的栅端与读取字线rwl耦接；第五nmos管mn5的源端与第六nmos管mn6的漏端耦接；第五nmos管mn5的漏端与读取位线rbl耦接；第六nmos管mn6的栅端与第二电压节点n0耦接；第六nmos管mn6的源端与地电压vss耦接。

在进行读取操作时，首先将读取位线rbl预充电至高电平vdd，并将读取字线rwl设置为高电平vdd，使得第五nmos管mn5导通，从而产生对应的读取电流。其中，当存储单元中存储的存储数据为0时，第六nmos管mn6关闭，从而不会产生从第五nmos管mn5至第六nmos管mn6的读取电流；当存储单元中的存储数据为1时，第六nmos管mn6导通，从而产生从第五nmos管mn5至第六nmos管mn6的读取电流。

但是，上述的双端口的sram电路仍然存在着写干扰的问题。

参见图2和图3，以相邻的sram电路301、sram电路302、sram电路303和sram电路304为例，sram电路301、sram电路302共用写字线wwl0，sram电路301和sram电路302共用写入位线bl0和写入反位线blb0；sram电路303和sram电路304共用写入位线bl1和写入反位线blb1。

当sram电路301处于写入选中状态时，sram电路302、sram电路303处于写入半选中状态，sram电路304则处于写入未选中状态。此时，写入字线wwl0被置为高电平vdd，由于sram电路301和sram电路303共用写入字线wwl0，使得处于写入半选中状态的sram电路303中的第三nmos管mn3和第四nmos管mn4导通，从而对sram电路303的存储单元中的存储数据产生了干扰，也即存在着写干扰的问题。

为解决上述问题，本发明实施例的技术方案通过写入控制单元的设置，可以在静态随机存取存储电路处于写入半选中状态时，将存取单元关闭，在处于读取半选中状态时，可以避免存储单元中的存储数据受到写操作的干扰，从而可以提高静态随机存取存储电路的工作性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4示出了本发明实施例中的一种sram电路的结构示意图。如图4所示，本发明实施例中的一种sram电路，可以包括存储单元401、写入单元402和读取单元403，存储单元401分别与写入单元402和读取单元403耦接，其中：

所述存储单元401，适于存储对应的数据信息。其中，对应的数据信息为1或者0。

所述写入单元404，适于在存储单元处于写入选中状态时，将对应的数据信息写入所述存储单元；在所述存储单元处于写入半选中状态时，禁止向所述存储单元中写入数据。

所述读取单元403，适于读取所述储存单元中存储的数据信息。

上述的方案，通过写入单元的设置，在静态随机存取存储电路处于写入半选中状态时，禁止向存储单元中写入数据，可以避免存储单元中的存储数据受到写操作的干扰，从而可以提高静态随机存取存储电路的工作性能。

下面将结合图5对本发明实施例中的一种sram电路的结构进行进一步详细的描述。

参见图5，本发明实施例中的一种sram电路可以包括第一pmos管mp1和第一nmos管mn1、第二pmos管mp2和第二nmos管mn2、第三nmos管mn3和第四nmos管mn4、第五nmos管mn5和第六nmos管mn6、第三pmos管mp3和第七nmos管mn7。

其中，第一pmos管mp1和第一nmos管mn1构成存储单元中的第一反相器，第二pmos管mp2和第二nmos管mn2构成存储单元中的第二反相器，第五nmos管mn5和第六nmos管mn6构成读取单元。上述的晶体管的连接结构请参见图2中的介绍，不再赘述。

与图2所示的双端口的sram电路不同的是，图5所示的sram电路中的写入单元包括写入字线wwl、次级写入字线swl、第三nmos管mn3、第四nmos管mn4、第三pmos管mp3、第七nmos管mn7构成的写入单元。

参见图5，所述第三pmos管mp3的栅端与所述写入字线wwl耦接；所述第三pmos管mp3的源端与所述次级写入字线swl耦接；所述第三pmos管mp3的漏端与位线选取信号cs耦接；所述第七nmos管mn7的栅端与所述写入字线wwl耦接；所述第七nmos管mn7的源端与地电压vss耦接；所述第七nmos管mn7的漏端与所述次级写入字线swl耦接。

当sram电路处于写入选中状态，也即对sram电路执行写操作时，写入字线wwl被设置为低电平0，对应的位线选取信号cs被设置为高电平vdd，使得第三pmos管mp3导通，从而将次级写入位线swl上拉至高电平vdd，进而使得第三nmos管mn3和第四nmos管mn4导通，从而可以将写入位线bl或者写入反位线blb对应的数据写入存储单元。

当sram电路处于写入半选中状态时，写入字线wwl被设置为低电平0，对应的位线选取信号cs也被设置为低电平0，从而使得次级写入位线swl也为低电平0，进而使得第三nmos管mn3和第四nmos管mn4关闭，从而可以将写操作对于处于写入半选中状态的sram电路的干扰。

参见图6，曲线s1为本发明实施例中的sram电路的干扰余量(dm)的仿真曲线，曲线s2为现有技术中的双端口的sram电路的干扰余量的仿真曲线。从图6可以看出，本发明实施例中的sram电路的干扰余量为284mv，而现有技术中的双端口的sram电路的干扰余量为131mv，因而可以有效减少写操作对于处于写入半选中状态的sram电路的干扰。

参见图7，本发明实施例还提供了一种sram存储器，包括m*n的sram电路的存储阵列。其中，同一行的sram电路70i*0～70i*(n-1)(i取0～(m-1)的整数))之间共用写字线wwli，同一列的sram电路700*j～70(m-1)*j(j取0～(n-1)的整数)之间共用写位线blj和写位线反blbj。其中，各个sram电路的结构请参见前述的介绍，不再赘述。

采用本发明实施例中的上述方案，可以本发明实施例的技术方案通过写入单元的设置，在静态随机存取存储电路处于写入半选中状态时，禁止向存储单元中写入数据，可以避免存储单元中的存储数据受到写操作的干扰，从而可以提高静态随机存取存储电路的工作性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。