的单元阵列可以包括多个存储块，在图2中图示了多个存储块中的每个存储块。每个存储块可以包括:多个存储串STo，多个存储串STo中的每个存储串STo耦接在奇数位线BLe和公共源极线CSL之间；以及多个存储串STe，多个存储串STe中的每个存储串STe耦接在偶数位线BLo和公共源极线CSL之间。也就是说，存储串STe和STo分别与对应的位线BLe和BLo耦接，并且与公共源极线CSL共同耦接。
[0026]存储串STe和STo中的每个可以包括:具有与公共源极线CSL耦接的源极端子的源极选择晶体管SST、多个存储单元、以及具有与位线BLe和BLo中对应的一个耦接的漏极端子的漏极选择晶体管DST。存储单元串联耦接在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST的栅极与源极选择线SSL耦接，存储单元的栅极与字线WLO至WLn耦接，以及漏极选择晶体管DST的栅极与漏极选择线DSL耦接。
[0027]可以把包括在存储块中的存储单元分类成物理页单元或逻辑页单元。在一个实施例中，与一个字线(例如，WLO)耦接的存储单元构成一个物理页。在另一实施例中，与一个字线WLO耦接的偶数存储单元构成一个偶数物理页，而与一个字线WLO耦接的奇数存储单元构成一个奇数物理页。这样的页(或者偶数页和奇数页)成为执行编程操作或读操作的基本单元。图2中的存储单元阵列可以采用2D结构(其中，存储单元水平布置在相同平面(或层)上)来实现，或者采用3D结构(其中，存储单元垂直地层叠)来实现。
[0028]在一个实施例中，当存储单元阵列具有3D结构时，存储单元阵列可以采用直沟道结构来形成。在另一实施例中，当存储单元阵列具有3D结构时，存储单元阵列可以采用U形状的沟道结构来形成。在直沟道结构中，位线和源极线分别设置在层叠的存储单元之上和之下。在U形状的沟道结构中，位线和源极线都设置在层叠的存储单元之上。然而，实施例并不限于此。也就是说，存储单元阵列可以具有任何结构。
[0029]图3是图示根据本公开一个实施例的设置在非易失性存储器件的下层中的页缓冲器单元和页缓冲器控制电路单元的视图，以及图4是图示根据本公开一个实施例的页缓冲器单元中的接触区的视图。
[0030]页缓冲器单元PB_1至PB_n中的每个可以包括:与奇数位线BLo耦接的奇数页缓冲器区PBo ;与偶数位线BLe耦接的偶数页缓冲器区PBe ;以及接触区，在其中奇数页缓冲器区PBo的互连线和偶数页缓冲器区PBe的互连线与位线接触BLC耦接。
[0031]奇数页区PBo和偶数页区PBe相对于接触区对称。也就是说，接触区设置在奇数页区PBo和偶数页区PBe之间。换言之，奇数页区PBo和偶数页区PBe设置在接触区的两侧上。相对于该图的取向，奇数页区PBo和偶数页区PBe分别设置在接触区之上和之下。
[0032]在一个实施例中，不是所有的页缓冲器单元PB_1至PB_n都布置在相同行或列中。在一个实施例中，奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-l与偶数页缓冲器单元PB_2、PB_4、…、以及PB_n*隔开。也就是说，奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-l布置在与布置偶数页缓冲器单元PB_2、PB_4、…、以及PB_n不同的行或列中。例如，相对于该图的取向，奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-l布置在上行中，并且页缓冲器控制电路单元PBCLK_1、PBCLK_3、…、以及PBCLK_n_l中的每个设置在奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-l中对应的一个的一侧，以形成一对。偶数页缓冲器单元PB_2、PB_4、…、以及PB_n布置在下行中，并且页缓冲器控制电路单元PBCLK_2至PBCLK_4、…、以及PBCLK_n中的每个设置在偶数页缓冲器单元PB_2、PB_4、…、以及PB_n中对应的一个的一侧，以形成一对。奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-l的布置和偶数页缓冲器单元PB_2、PB_4、…、以及PB_n的布置以一定间隔分隔开。特别地，在相应行中相邻的奇数页缓冲器单元和偶数页缓冲器单元PB_1和PB_2、PB_3和PB_4、…、以及PB_n-l和PB_n中的每个以锯齿图案布置。传送控制信号的互连线可以设置在奇数页缓冲器单元PB_1、PB_3、…、以及PB_n-l的布置和偶数页缓冲器单元PB_2、PB_4、…、以及PB_n的布置之间的区域中。
[0033]如图4中所示，奇数页缓冲器区PBo的与位线接触BLC耦接的互连线以及偶数页区PBe的与位线接触BLC耦接的互连线以交替图案方式布置在页缓冲器单元PB_1至PB_n中的每个的接触区中。也就是说，在一个实施例中，奇数页缓冲器区的互连线的位置与偶数页缓冲器区的互连线的位置交替，使得在接触区中奇数页缓冲器区中的互连线与偶数页缓冲器区的互连线不直接对准。
[0034]页缓冲器控制电路单元PBCLK_1至PBCLK_n控制对应的页缓冲器单元PB_1至PB_η的操作。每个页缓冲器控制电路单元PBCLK_1至PBCLK_n位于页缓冲器单元PB_1至PB_η中对应的一个的一侧上，使得具有与页缓冲器单元ΡΒ_1至ΡΒ_η的——对应关系。也就是说，页缓冲器单元ΡΒ_1至ΡΒ_η中的每个和页缓冲器控制电路单元PBCLK_1至PBCLK_n中对应的一个布置成彼此相邻，并且构成一对。在一个实施例中，页缓冲器控制电路单元PBCLK_1至PBCLK_n中的每个因而与页缓冲器单元PB_1至PB_n中的每个的奇数页区PBo、接触区、以及偶数页区PBe全部相邻。
[0035]供应功率的功率线设置在页缓冲器控制电路单元PBCLK_1至PBCLK_n中的每个的区域中，并且设置在页缓冲器控制电路单元PBCLK_1至PBCLK_n的区域中的功率线布置成彼此平行。
[0036]页缓冲器单元PB_1至PB_n和页缓冲器控制电路单元PBCLK_1至PBCLK_n的功能与现有的页缓冲器和页缓冲器控制电路的功能基本相同，因而省略了其详细描述。
[0037]本公开的以上实施例是说明性的，并非限制性的。本公开的各种候选体和等价体是可能的。本发明不受本文所描述的实施例的限制。本发明也不限于任何具体类型的半导体器件。鉴于本公开，其他添加、删减或修改是显而易见的，并且意图落入所附权利要求的范围内。
[0038]附图中每个元件的附图标记
[0039]100:上层
[0040]200:下层
[0041]BLe:偶数位线
[0042]BLo:奇数位线
[0043]PB_1至PB_n:页缓冲器单元
[0044]PBCLK_1至PBCLK_n:页缓冲器控制电路单元
[0045]STe、STo:存储串
[0046]CSL:公共源极线
[0047]DST:漏极选择晶体管
[0048]SST:源极选择晶体管
[0049]WLO 至 WLn:字线
[0050]通过本发明的实施例可以看出，本发明提供了下面技术方案:
[0051]技术方案1.一种非易失性存储器件，包括:
[0052]单元阵列；
[0053]分布式页缓冲器，其包括设置在所述单元阵列之下的多个页缓冲器单元，所述多个页缓冲器单元具有一定尺寸；以及
[0054]分布式页缓冲器控制电路，其包括多个页缓冲器控制电路单元，每个页缓冲器控制电路单元布置在相对应的页缓冲器单元的一侧，并且配置成控制所述对应的页缓冲器单元的操作，所述多个页缓冲器控制电路单元中的每个页缓冲器控制电路单元具有预定尺寸。
[0055]技术方案2.如技术方案I所述的非易失性存储器件，其中，所述页缓冲器单元采用锯齿图案布置。
[0056]技术方案3.如