的栅极在侧面上环绕其沟道区域，从而提高了控制电流流动的能力并显示出良好的短沟道控制。(VGAA)晶体管100还提供了包括栅极可控制性、低泄漏、高导体-截止比和增强的载流子传输特性的优势。此外，有源块130的部分分别用作晶体管110的源极或漏极。因此，有源块130可用作一个存储单元10中的晶体管110之间的连接结构。
[0052]在图1中，有源块130横跨存储单元10的相对边界B延伸。换句话说，一个存储单元10的有源块130分别连接至相邻存储单元10的有源块130。由于一个存储单元10中的有源块130横跨相对的边界B延伸，所以相邻两个存储单元10中的有源块130可以相互连接。因此，外部信号可通过相互连接的有源块130同时提供给多个存储单元10。
[0053]图2A是根据各个实施例的图1的存储单元10的平面图，以及图2B是图2A的存储单元10的电路图。为了清楚，在电路图中示出但在平面图中没有示出第一字线WL1、第一位线BL、第二位线BLB和电源导体CVdd、CVss。在图2A和图2B中，存储单元10是六晶体管(6T)静态随机存取存储器(SRAM)，并且是N型传输门器件。S卩，存储单元10包括第一晶体管HJ-1 (也称为第一上拉晶体管)、第二晶体管HJ-2 (也称为第二上拉晶体管)、第三晶体管ro-1 (也称为第一下拉晶体管)、第四晶体管PD-2(也称为第二下拉晶体管)、第五晶体管PG-1 (也称为第一传输门晶体管)和第六晶体管PG-2(也称为第二传输门晶体管)。此外，存储单元10还包括第一有源块132、第二有源块134、第三有源块136和第四有源块138。第一有源块132的一部分是第一晶体管HJ-1的源极，第一有源块133的另一部分是第二晶体管PU-2的源极，第二有源块133的一部分是第三晶体管I3D-1的源极，有源块132的另一部分是第四晶体管Η)-2的源极，第三有源块136的一部分是第五晶体管PG-1的源极，以及第四有源块138的一部分是第六晶体管PG-2的源极。S卩，第一有源块132还用作第一晶体管PU-1和第二晶体管HJ-2之间的连接结构，以及第二有源块134还用作第三晶体管TO-1和第四晶体管Η)-2之间的连接结构。
[0054]在图2A中，存储单元10还包括第一阱102和设置为与第一阱102相邻的第二阱104。第一阱102和第二阱104 —起占用存储单元10的布局面积L。第一阱102的掺杂物不同于第二阱104的掺杂物。对于图2A和图2B所示的N型传输门器件来说，第一阱102是N型阱，而第二阱104是P型阱。第一晶体管HJ-1和第二晶体管HJ-2设置在第一阱102上，以及第三晶体管ro-Ι、第四晶体管ro-2、第五晶体管PG-1和第六晶体管PG-2设置在第二阱104上。由于在存储单元10中存在两个阱(S卩，第一阱102和第二阱104)，所以阱的线宽较宽，使得可以使用低成本的光刻工具和掩模来形成阱。
[0055]在图2B中，第一晶体管HJ-1和第二晶体管HJ-2的源极电连接至电源导体CVdd。sp，图2A的第一有源块132电连接至电源导体cvdd。第三晶体管ro-1和第四晶体管ro-2的源极电连接至电源导体CVss。S卩，图2A的第二有源块134电连接至电源导体CVss。第五晶体管PG-1的源极电连接至第一位线BL。S卩，图2A的第三有源块136电连接至第一位线BL。第六晶体管PG-2的源极电连接至第二位线BLB。S卩，图2A的第四有源块138电连接至第二位线BLB。
[0056]具体地，在6T-SRAM的条件下描述图2A和图2B中的存储单元10的结构。然而，本领域技术人员应该理解，本文所描述的各个实施例的特征可用于形成其他类型的器件，诸如8T-SRAM或者除SRAM之外的存储器件。此外，本发明的实施例可用作单独的存储器件、与其他集成电路集成的存储器件等。因此，本文所讨论的实施例是制造和使用本发明的具体方式的说明而不用于限制本发明的范围。
[0057]以下段落提供了如何制造图2A的存储单元10的详细说明。图3至图9是根据本发明各个实施例的用于制造图2A的存储单元10的方法的平面图，以及图10是沿着图9的线10-10截取的截面图。参照图3和图10，在衬底100中形成第一阱102和第二阱104。第一阱102和第二阱104 —起占用存储单元10的布局面积L。第一阱102是N型阱，而第二阱104是P型阱。在各个实施例中，可使用掩模和离子注入技术来形成第一阱102和第二阱104。衬底100可包括单晶硅。在其他实施例中，衬底100可由硅锗、应变硅、绝缘体上硅或复合硅制成。衬底100可以是块状衬底或非块状衬底。
[0058]随后，多个有源块(即，第一有源块133、第二有源块134、第三有源块136和第四有源块138)形成在第一阱102和第二阱104上并且相互隔离。更具体地，第一有源块132形成在第一阱102上，以及第二有源块134、第三有源块136和第四有源块138形成在第二阱104上。第一有源块132的两个部分分别用作第一晶体管HJ-1和第二晶体管HJ-2 (参见图8)的底部电极11 la、11 Ib ( S卩，源极)，第二有源块134的两个部分分别用作第三晶体管ro-1和第四晶体管ro-2(参见图8)的底部电极Iiic和Iiid(即，源极)，第三有源块136的一部分用作第五晶体管PG-1(参见图8)的底部电极llle( S卩，源极)，以及第四有源块138的一部分用作第六晶体管PG-2(参见图8)的底部电极Illf (即，源极)。
[0059]可使用掩模和离子注入技术形成第一有源块132、第二有源块134、第三有源块136和第四有源块138。此外，隔离结构105可形成在衬底100中以及第一有源块132、第二有源块134、第三有源块136和第四有源块138之间以在它们之间形成隔离。第一有源块132可由SiGe、Ge、SiP、SiC、II1-V族材料或任何它们的组合制成。可利用包括Bn、BF2、In、N、C或任何它们的组合的掺杂物对第一有源块132执行P型掺杂工艺。第二有源块134、第三有源块136和第四有源块138可由SiP、SiC、SiPC、S1、Ge、II1-V族材料或任何它们的组合制成。可利用包括P、As、Sb、N、C或任何它们的组合的掺杂物对第二有源块134、第三有源块136和第四有源块138执行η型掺杂工艺。II1-V族材料包括InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN 或任何它们的组合。
[0060]在各个实施例中，硅化物层140可形成在第一有源块132、第二有源块134、第三有源块136和第四有源块138上。硅化物层140可由T1、Co、N1、Mo、Pt或任何它们的组合制成。为了清楚，在截面图中示出硅化物层140但在平面图中省略该硅化物层。
[0061]参照图4和图10，在第一有源块132、第二有源块134、第三有源块136和第四有源块138上形成多个沟道杆113a-113f。更具体地，沟道杆113a和113b形成在第一有源块132上，沟道杆113c和113d形成在第二有源块134上，沟道杆113e形成在第三有源块136上，以及沟道杆113f形成在第四有源块138上。沟道杆113a、113b、113c、113d、113e和113f分别用作第一晶体管PU-1、第二晶体管HJ-2、第三晶体管ro-1、第四晶体管ro-2、第五晶体管PG-1和第六晶体管PG-2(参见图8)的沟道。可使用外延和抛光工艺执行形成沟道杆113a-113f。沟道杆 113a-113f 可由硅、Ge、SiGe、SiC、SiP、SiPC、掺有 B11 的 SiGe、绝缘体上II1-V族材料或任何它们的组合制成。II1-V族材料包括InP、InAs, GaAs, AlInAs, InGaP,InGaAs、GaAsSb、GaPN、AlPN或任何它们的组合。可对沟道杆113a和113b执行p型掺杂工艺，其中掺杂物包括P、As、Sb、Ge、N、C或任何它们的组合，掺杂剂量在大约Iel2_5el3的范围内。可对沟道杆113c、113d、113e和113f执行η型掺杂工艺，其中掺杂物包括B11、BF2,In、Ge、N、C或任何它们的组合，掺杂剂量在大约Iel2_5el3的范围内。
[0062]参照图5和图10。分别环绕沟道杆113a_113f形成多个栅极绝缘体115a_115f。可使用外延工艺执行栅极绝缘体115a-115f，并且该栅极绝缘体115a-115f可由Si02、S1N,Si3O4, Ta2O5, A1203、PEOX, TE0S、含氮氧化物、氮化氧化物、含Hf氧化物、含Ta氧化物、含Al氧化物、高k材料(k>10)或任何它们的组合制成。
[0063]参照图6和图10，形成多个栅极板(第一栅极板118a、第二栅极板118b和第三栅极板118c)以环绕沟道杆113a-113f以及栅极绝缘体115a-115f。更具体地，第一栅极板118a环绕沟道杆113a、113c和栅极绝缘体115a、115c。第一栅极板118a的两个部分分别用作第一晶体管PU-1(参见图8)的栅极117a和第三晶体管ro-Ι (参见图8)的栅极117c。栅极板118a与第一有源块132和第二有源块134重叠。第二栅极板118b环绕沟道杆113b、113d和栅极绝缘体115b、115d。第二栅极板118b的两个部分分别用作第二晶体管HJ-2 (参见图8)的栅极117b和第四晶体管Η)-2 (参见图8)的栅极117d。第二