在这里使用的，除非上下文另外清楚地指出，否则单数形式的"一"、 "一个（种）（者）"和"所述（该）"也意图包括复数形式。还将理解的是，当在这里使用术 语"包含"、"包括"和/或其变形时，说明存在所陈述的特征、整体、步骤、操作、元件和/或 组件，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它 们的组。
[0053] 还应当指出的是，在一些可选实施中，所指的功能/动作可能不按照在图中指出 的顺序来发生。例如，根据所涉及的功能/动作，相继示出的两个图实际上可以基本同时执 行，或者有时可以以相反的顺序执行。
[0054] 除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本 发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这 里明确如此定义，否则术语（诸如在通用的字典中定义的术语）应该被解释为具有与它们 在相关领域的上下文中的意思一致的意思，并且将不以理想化或过于形式化的含义来解释 它们。
[0055] 根据本发明构思的实施例的非易失性存储装置对存储单元编程，使得存储单元分 别具有多个编程状态（或，多个阈值电压分布）。非易失性存储装置利用多个验证电压来验 证存储单元的编程状态。此时，所述多个编程状态中的至少两个编程状态由一个验证电压 来验证，但是所述至少两个编程状态的编程完成条件（即，编程禁止条件）不同。例如，所 述至少两个编程状态的计数（即，验证通过计数）彼此不同，即，由一个验证电压将与所述 至少两个编程状态对应的存储单元确定为截止单元的计数不同。因此，减少在验证所述多 个存储单元期间施加的验证电压的数量使得验证时间缩短。这意味着可以提供性能改善的 非易失性存储装置及其操作方法。
[0056] 图1是示意性地示出根据本发明构思的实施例的非易失性存储装置的框图。参照 图1，非易失性存储装置1〇〇包括存储单元阵列110、地址解码器120、控制逻辑和电压生成 器块130、页缓冲器140和输入/输出电路150。
[0057] 存储单元阵列110包括多个存储块，每个存储块具有多条单元串。如将要在后面 结合图2描述的，单元串可以包含多个存储单元并分别连接到多条位线BL。存储单元还可 以分别连接到多条字线WL。在示例性实施例中，存储单元阵列110中的存储单元可以构造 为实现为存储一比特数据的单级单元和存储至少两比特数据的多级单元。
[0058] 仍参照图1，地址解码器120通过串选择线SSL、多条字线WL和接地选择线GSL连 接到存储单元阵列110。地址解码器120对从外部装置（例如，存储控制器、主机或应用处 理器）接收的地址ADDR的列地址进行解码，以选择所述多条字线WL中的至少一条字线。地 址解码器120控制字线WL的电压，使得执行所选字线的读取和写入。地址解码器120可以 对接收的地址的列地址进行解码，并且将被解码的列地址输出到页缓冲器140。页缓冲器 140可以响应于被解码的列地址来控制位线BL。
[0059] 控制逻辑和电压生成器块130响应于来自外部装置的命令CMD和控制信号CTRL 来控制地址解码器120、页缓冲器140和输入/输出电路150。例如，控制逻辑和电压生成 器块130响应于命令CMD和控制信号CTRL来控制地址解码器120、页缓冲器140和输入/ 输出电路150,使得在存储单元阵列110处写入数据。控制逻辑和电压生成器块130响应于 命令CMD和控制信号CTRL来控制地址解码器120、页缓冲器140和输入/输出电路150,使 得输出存储在存储单元阵列110处的数据。可选择地，控制逻辑和电压生成器块130响应 于命令CMD和控制信号CTRL来控制地址解码器120、页缓冲器140和输入/输出电路150， 使得部分地擦除存储单元阵列110。
[0060] 控制逻辑和电压生成器块130还生成非易失性存储装置100的操作所需要的多种 电压。由控制逻辑和电压生成器块130生成的这种电压的示例包括读取电压、验证电压、编 程电压、通过电压和擦除电压。通常，控制逻辑和电压生成器块130将这些电压提供至地址 解码器120。
[0061] 页缓冲器140经由多条位线BL连接到存储单元阵列110。页缓冲器140临时存储 将要被写入到存储单元阵列110中或将要从存储单元阵列110中读取的数据。在示例性实 施例中，页缓冲器140可以包含临时存储数据的多个锁存电路。在示例性实施例中，多个锁 存电路可以分别连接到多条位线BL。
[0062] 输入/输出电路150在控制逻辑和电压发生器块130的控制下从外部装置接收数 据并将所接收的数据传输到页缓冲器140。另外，输入/输出电路150在控制逻辑和电压发 生器块130的控制下将来自页缓冲器140的数据发送到外部设备。
[0063] 在示例性实施例中，在非易失性存储装置100的编程期间，将要在存储单元阵列 110处编程的数据可以临时存储在页缓冲器140处。非易失性存储装置100可以通过执行 多个编程循环来在存储单元阵列110处对存储在页缓冲器140处的数据编程。如在此将稍 后更详细地解释的，每个编程循环包含施加编程脉冲的编程步骤和施加验证电压的验证步 骤。
[0064] 在示例性实施例中，存储单元的编程状态（或，阈值电压分布）可取决于存储在页 缓冲器140处的数据。例如，存储单元的目标编程状态（或，目标阈值电压分布）可取决于 预定的位序。非易失性存储装置100可执行多个编程循环，使得存储单元具有相应的目标 编程状态。将参照图6至图8来更充分地描述根据本发明构思的实施例的非易失性存储装 置100的编程。
[0065] 图2是示出包括在图1中示出的页缓冲器和存储单元阵列110中的多个存储块中 的一个存储块的示例的图。为了描述的简化，图2中仅示出了第一存储块BLK1和与第一存 储块BLK1连接的页缓冲器140。然而，本发明构思不限于图2中示出的具体构造。此外，将 当理解的是，图1的存储单元阵列110可以具有多个存储块。
[0066] 共同参照图1和图2,本示例的第一存储块BLK1包含多个单元串STR，每个单元 串STR具有串选择晶体管SST、多个存储单元MCI至MC8以及接地选择晶体管GST。在每个 串STR中，串选择晶体管SST连接到串选择线SSL，存储单元MCI至MC8连接到字线WL8至 WL1，接地选择晶体管GST连接到接地选择线GSL。
[0067] 单元串STR通过相应的位线BL连接到页缓冲器140。在示例性实施例中，单元串 STR通过位线BL分别连接到页缓冲器140的数据锁存器141至14η。
[0068] 在示例性实施例中，非易失性存储装置100基于页对页进行编程或读取数据。一 页或更多页的数据存储在与给定的字线（例如，WL3)连接的存储单元中。在非易失性存储 装置100编程时，选择一条字线（例如，WL3)。将存储在数据锁存器141至14η处的数据在 与所选择的字线连接的存储单元处进行编程。例如，当数据"〇〇"被存储在第一数据锁存器 141处时，将连接到第一数据锁存器141的串STR的存储单元中的与所选择的字线连接的一 个存储单元编程为具有对应于数据"00"的阈值电压。
[0069] 如上所述，本发明构思不限于图2的示例。例如，在示例性实施例中，可以相对于 图2中示出的第一存储块BLK1的列（串）的数量来增加或减少第一存储块BLK1的列（串） 的数量。在这种情况下，可以根据串STR的数量来增加或减少数据锁存器DL的数量和位线 BL的数量。
[0070] 此外，在示例性实施例中，可以相对于图2中示出的第一存储块BLK1的行的数量 来增加或减少第一存储块BLK1的行的数量。例如，可以增加或减少包括在第一存储块BLK1 的每个串中的存储单元的数量。在这种情况下可以根据包括在串STR中的存储单元的数量 来增加或减少字线的数量。
[0071] 此外，在示例性实施例中，可以相对于图2中示出的包括在每个串STR中的串选择 晶体管SST和/或接地选择晶体管GST的数量来增加串选择晶体管SST和/或接地选择晶 体管GST的数量。在这种情况下，可以根据每个串STR的串选择晶体管SST或接地选择晶 体管GST的数量来增加串选择线SSL或接地选择线GSL的数量。
[0072] 图3是示出图2中所示的存储单元的阈值电压分布的示例的分布图。图4是在描 述用于形成图3中示出的阈值电压分布的编程方法的示例时用来参考的图。为了描述的简 便起见，假设每个存储单元为存储2比特数据的多级单元。然而，本发明构思的范围和精神 并不限于此。例如，每个存储单元可以是存储3比特数据的三级单元（TLC)或存储四比特 或更多比特的多级单元。
[0073] 此外，假设擦除状态E对应于数据" 11"、第一编程状态P1对应于数据" 10"、第二 编程状态P2对应于数据"00"、第三编程状态P3对应于数据"01"。然而，本发明构思不限 于该具体示例的位序。
[0074] 共同参考图2至图4,多个存储单元可以具有擦除状态E。具有擦除状态E的存储 单元可以被编程为具有擦除状态E和第一编程状态P1至第三编程状态P3中的一种状态。
[0075] 如图4中所示，非易失性存储装置100可以执行一系列的编程循环PL1至PLn，使 得存储单元被编程为具有擦除状态E和第一编程状态P1至第三编程状态P3中的一种状 态。编程循环PL1至PLn均包含用来施加各编程脉冲PGM_1至PGM_n的编程步骤以及用来 向被编程的每个存储单元应用验证电压Vvfyl至Vvfy3的验证步骤。
[0076] 例如，当执行第一编程循环PL1时，在施加第一编程脉冲PGM_1之后顺序地施加用 来验证存储单元的编程状态的第一验证电压Vvfyl至第三验证电压Vvfy3。此时，利用第 一验证电压Vvfyl来验证目标编程状态是第一编程状态P1的存储单元，利用第二验证电压Vvfy2来验证目标编程状态是第二编程状态P2的存储单元，利用第三验证电压Vvfy3来验 证目标编程状态是第二编程状态P3的存储单兀。
[0077] 将被各验证电压Vvfyl至Vvfy3验证通过的存储单元确定为具有目标编程状态。 此后，被验证通过的存储单元在第二编程循环PL2中编程禁止。向除了在第二编程循环PL2 中被编程禁止的存储单元之外的编程剩余的存储单元（或，非验证通过的存储单元）施加 比第一编程脉冲PGM_1高出ΔPGM的第二编程脉冲PGM_2。
[0078] 此后，可执行与第一编程循环PL1的验证操作基本相同的验证操作。在示例性实 施例中，存储单元被验证通过可以指所述存储单元在施加验证电压时被确定为截止单元。
[0079] 如上所述，当非易失性存储装置100对存储两个比特的多级单元（MLC)编程时，利 用第一验证电压Vvfyl至第三验证电压Vvfy3来验证目标编程状态为编程状态P1至P3的 存储单元。
[0080] 图5和6是用来描述根据本发明构思的实施例的非易失性存储装置的编程操作的 阈值电压图。为了描述的简化，存储单元在验证步骤中施加验证电压Vvfy时被确定为截 止单元的情况称为"验证通过"，存储单元由于满足编程完成条件而被编程禁止的情况称为 "编程完成"。即，编程完成状态的存储单元在下一个编程循环中是编程禁止的，但是被验证 通过的存储单元在下一个编程循环中可以不是编程禁止的。
[0081] 参照图2、图5和图6,每个存储单元可以被编程为具有擦除状态E和第一编程状 态P1至第三编程状态P3中的一种状态。此时，与图3和图4不同，非易失性存储装置100 利用一个验证电压Vvfy来验证存储单元的编程状态。
[0082] 例如，非易失性存储装置100执行多个编程循环PL1至PLn，以对多个存储单元编 程。编程循环PL1至PLn均包含用于施加编程脉冲PGM_1至PGM_n的编程步骤和用于施加 验证电压Vvfy的验证步骤。
[0083] 在验证步骤中，可以利用验证电压Vvfy来验证多个存储单元（或，多个编程状 态）。例如，存储单元可以具有擦除状态和第一编程状态P1至第三编程状态P3中的一种状 态，作为目标编程状态。此时，利用验证电压Vvfy来验证具有作为目标编程状态的第一编 程状态P1、第二编程状态P2或第二编程状态的存储单兀。
[0084] 更具体地，当与图2的第三字线WL3连接的第三存储单元MC3的目标编程状态是 第三编程状态P3时，第三存储单元MC3的阈值电压随着执行多个编程循环PL1至PLn而增 加。当第三存储单元MC3的阈值电压通过第i个编程循环PLi(i是自然数）的编程脉冲 PGM_i而变得比验证电压Vvfy高时，第三存储单元MC3在第i个编程循环PLi的验证步骤 中被验证电压Vvfy读取为截止单元。即，第三存储单元MC3在第i个编程循环PLi中被验 证电压Vvfy验证通过。
[0085] 当存储单元被验证通过时，非易失性存储装置100改变与第三存储单元MC3对应 的数据锁存器141的比特值。例如，与具有作为目标编程状态的第三编程状态P3的第三存 储单元对应的数据锁存器141可以存储数据"01"。当第三存储单元MC3被验证电压Vvfy 验证通过时，存储在数据锁存器141中的数据变为与