第二编程状态P2对应的数据"00"。
[0086] 此后，因为第三存储单元MC3的阈值电压在与第i+Ι个编程循环PLi+Ι对应的验 证步骤中比验证电压Vvfy高，所以第三存储单元MC3可以被验证通过。当第三存储单元 MC3在第i+1个编程循环PLi+1的验证步骤中被验证通过时，存储在数据锁存器141处的数 据从与第二编程状态P2对应的数据"00"改变为与第一编程状态P1对应的数据" 10"。
[0087] 如上所述，此后，在第i+2个编程循环PLi+2的验证步骤中，第三存储单元MC3被 验证通过，并且存储在数据锁存器141处的数据从与第一编程状态P1对应的数据"10"改 变为与擦除状态E对应的数据" 11"。此时，第三存储单元MC3被确定为"编程完成"，并且 在随后的编程循环中被编程禁止。换言之，第二存储单兀MC3被确定为满足编程完成条件。
[0088]S卩，如上所述，根据本发明构思的实施例的非易失性存储装置改变与被验证电压 Vvfy验证通过的存储单元对应的数据锁存器的值。此时，非易失性存储装置100基于存储 在数据锁存器处的当前比特值来顺序地改变数据锁存器的值。
[0089] 在参照图3和图4描述的编程方法中，利用不同的验证电压进行关于目标编程状 态彼此不同的存储单元的验证。例如，根据参照图3和图4描述的编程方法，利用第三验证 电压Vvfy3验证目标编程状态是第三编程状态P3的存储单元。在这种情况下，目标编程状 态是第三编程状态P3的存储单元被验证通过一次，然后被编程禁止。
[0090] 然而，根据本发明构思的实施例的非易失性存储装置100利用验证电压Vvfy来对 目标编程状态是第一编程状态P1至第三编程状态P3的存储单元进行验证。此时，非易失 性存储装置100顺序地改变与被验证通过的存储单元对应的数据锁存器的值。
[0091] 例如，当与被验证电压Vvfy验证通过的存储单元对应的数据锁存器的比特值是 数据"01"（即，与第三编程状态P3对应的数据）时，非易失性存储装置100将与被验证电压 Vvfy验证通过的存储单元对应的数据锁存器的比特值改变为数据"00"（即，与第二编程状 态P2对应的数据）。当与被验证电压Vvfy验证通过的存储单元对应的数据锁存器的比特 值是数据"〇〇"（即，与第二编程状态P2对应的数据）时，非易失性存储装置100将与被验 证电压Vvfy验证通过的存储单元对应的数据锁存器的比特值改变为数据" 10"（S卩，与第一 编程状态P1对应的数据）。当与被验证电压Vvfy验证通过的存储单元对应的数据锁存器 的比特值是数据"10"（即，与第一编程状态P1对应的数据）时，非易失性存储装置100将 与被验证电压Vvfy验证通过的存储单元对应的数据锁存器的比特值改变为数据" 11"（即， 与擦除状态E对应的数据）。非易失性存储装置100将与存储有数据"11"（即，与擦除状 态E对应的数据）的数据锁存器对应的存储单元编程禁止。
[0092] 如上所述，根据本发明构思的实施例的非易失性存储装置100利用验证电压Vvfy 来验证目标编程状态彼此不同的存储单元。此时，目标编程状态彼此不同的存储单元的编 程完成条件可以彼此不同。下面的表1示出了目标编程状态彼此不同的存储单元的编程完 成条件。
[0093]表1
[0094]
[0095] 参照表1，利用验证电压Vvfy来验证目标编程状态是第一编程状态P1至第三编 程状态P3的存储单元。仅目标编程状态是第一编程状态P1的存储单元被验证电压Vvfy 验证通过一次，然后被编程禁止；目标编程状态是第二编程状态P2的存储单元被验证电压 Vvfy验证通过两次，然后被编程禁止；目标编程状态是第三编程状态P3的存储单元被验证 电压Vvfy验证通过三次，然后被编程禁止。
[0096] 根据本发明构思的实施例，利用一个验证电压来验证具有不同目标编程状态的存 储单元，但是具有不同目标编程状态的存储单元的编程完成条件彼此不同。
[0097]图7是在描述根据本发明构思的实施例的非易失性存储装置的编程操作时用来 参考的流程图。参照图1和图5至图7,在步骤S110中，非易失性存储装置100向所选择的 字线施加编程脉冲。例如，非易失性存储装置100可以从外部装置（例如，存储控制器、主 机、或应用处理器）接收地址ADDR并根据接收到的地址在多条字线中选择至少一条字线。 非易失性存储装置100向所选择的字线施加编程脉冲。
[0098] 在步骤S120中，非易失性存储装置100向所选择的字线施加验证电压Vvfy。例 如，非易失性存储装置1〇〇向所选择的字线施加验证电压Vvfy以检测与所选择的字线连接 的存储单元的编程是否完成。非易失性存储装置100利用验证电压Vvfy来确定与所选择 的字线连接的存储单元是导通单元还是截止单元。在示例性实施例中，被验证电压Vvfy确 定为截止单元的存储单元可以是验证通过的存储单元。
[0099] 在步骤S130中，非易失性存储装置100基于与被验证电压Vvfy验证通过的存储 单元对应的数据锁存器的当前比特值来改变比特值。例如，当与被验证电压Vvfy验证通过 的存储单元对应的数据锁存器的当前比特值是数据"01"（即，与第三编程状态P3对应的数 据）时，非易失性存储装置1〇〇将与被验证电压Vvfy验证通过的存储单元对应的数据锁存 器的比特值改变为数据"〇〇"（即，与第二编程状态P2对应的数据）。
[0100] S卩，当与第三编程状态P3对应的比特值存储在数据锁存器处时，非易失性存储装 置100将数据锁存器的比特值改变为与第二编程状态P2对应的比特值。当与第二编程状 态P2对应的比特值存储在数据锁存器处时，非易失性存储装置100将数据锁存器的比特值 改变为与第一编程状态P1对应的比特值。当与第一编程状态P1对应的比特值存储在数据 锁存器处时，非易失性存储装置100将数据锁存器的比特值改变为与擦除状态E对应的比 特值。
[0101] 换言之，非易失性存储装置100顺序地改变与被验证电压Vvfy验证通过的存储单 元对应的数据锁存器的比特值。
[0102] 可选择地，非易失性存储装置100根据预定顺序来顺序地改变与被验证电压Vvfy 验证通过的存储单元对应的数据锁存器的比特值。
[0103] 在步骤S140中，非易失性存储器装置100确定与同所选择的字线连接的存储单元 对应的数据锁存器的各比特值是否对应于擦除状态E。当与同所选择的字线连接的存储单 元对应的数据锁存器的比特值中的每个比特值对应于擦除状态E时，非易失性存储器装置 100终止编程操作。
[0104] 当确定与同所选择的字线连接的存储单元对应的数据锁存器的各比特值没有与 擦除状态E对应（即，存在未完成编程的存储单元）时，结果在步骤S150中，非易失性存储 装置100确定是否执行了所有编程循环。
[0105] 当执行了所有编程循环时，非易失性存储装置100终止编程操作。
[0106] 当确定没有执行所有编程循环（即，存在尚未执行的编程循环时），结果在步骤 S160中，非易失性存储装置100将与数据锁存器（存储有与擦除状态E对应的比特值的数 据锁存器）对应的存储单元编程禁止。例如，非易失性存储装置100将电源电压Vcc提供 到与存储有对应于擦除状态E的比特值的数据锁存器连接的位线。
[0107] 在步骤S170中，非易失性存储装置100向所选择的字线施加下一个编程脉冲。在 示例性实施例中，在步骤S170中施加的编程脉冲的电平可以比在步骤S110中施加的编程 脉冲的电平高。
[0108] 然后，非易失性存储装置100重复步骤S120至S170。在示例性实施例中，随着重 复执行步骤S120至步骤S170,编程脉冲阶跃式增大。
[0109] 根据本发明构思的实施例，当对存储有两个或更多个数据比特的多级单元进行编 程时，非易失性存储器装置100利用验证电压Vvfy来验证多个编程状态。此时，编程状态 的编程禁止条件（或，编程完成条件）彼此不同。因此，在非易失性存储装置100编程时， 改善了验证速度。这意味着改善了非易失性存储装置100的性能。
[0110] 图8至图10是在描述图7中所示的编程方法时用来参考的图。为了描述的简化， 假设所选择的字线是第三字线，并且与第三字线WL3连接的第三存储单元MC3的目标编程 状态是第三编程状态P3。此外，将相对于存储单元（即，第三存储单元MC3)来描述非易失 性存储装置100的编程方法。然而，本发明构思的范围和精神可以不限于此。可以以页为 单位来执行非易失性存储装置100的编程。
[0111] 在图8至图10中，第一部分示出了多个存储单元的阈值电压分布，第二部分示出 了第一串STR1和页缓冲器140。省略了对于描述第三储存单元MC3的编程来讲是不必要的 构成元件。
[0112] 参照图1和图5至图8,非易失性存储装置100执行多个编程循环PL1至PLn，以 对第三存储单元MC3编程，如图6中所示。例如，第三存储单元MC3的阈值电压借助第i个 编程循环PLi的编程脉冲PGM_i从第一阈值电压Vthl增加到第二阈值电压Vth2。
[0113] 在施加第i个编程脉冲PGM_i之后，非易失性存储装置100施加验证电压Vvfy以 确定第三存储单元MC3的状态。在这种情况下，由于第三存储单元MC3的阈值电压已经被 第i个编程脉冲PGM_i增大到第二阈值电压Vth2并且第二阈值电压Vth2大于验证电压 Vvtf，因此第三存储单元MC3被验证电压Vvfy确定为截止单元。
[0114] 此时，如图8的第二部分中所示，非易失性存储装置100将与第三编程状态P3对 应的并存储在数据锁存器141处的比特值"01"改变为与第二编程状态P2对应的比特值 "00"。
[0115] 即，在完成第i个编程循环PLi之后，第三存储单元MC3具有第二阈值电压Vth2， 与第三存储单元MC3对应的数据锁存器141存储与第二编程状态P2对应的比特值"00"。
[0116]然后，参照图1、图5、图6和图9,在执行了第i个编程循环PLi之后，非易失性存 储装置100执行第i+Ι个编程循环PLi+Ι。例如，非易失性存储装置100将第i+Ι个编程 脉冲PGM_i+l施加到第三字线WL3。第三存储单元MC3的阈值电压借助第i+1个编程脉冲PGM_i+l从第二阈值电压Vth2增加到第三阈值电压Vth3。
[0117] 在第i+1个编程脉冲PGM_i+l被施加到第三字线WL3之后，非易失性存储装置100 向第三字线WL3施加验证电压Vvfy以确定第三存储单元MC3的状态。由于第三存储单元 MC3的阈值电压已经被所施加的第i+Ι个编程脉冲PGM_i+l增加到第三阈值电压Vth3,并 且第三阈值电压Vth3比验证电压Vvfy大，因此第三存储单元MC3被验证电压Vvfy读取为 截止单元。
[0118] 此时，如图9的第二部分中所示，非易失性存储装置100将存储在数据锁存器141 处并与第二编程状态P2对应的比特值"00"改变为与第一编程状态P1对应的比特值"10"。
[0119] 最后，参照图1、图5、图6和图10,在执行了第i+Ι个编程循环PLi+Ι之后，非易失 性存储装置100执行第i+2个编程循环PLi+2。例如，非易失性存储装置100将第i+2个编 程脉冲PGM_i+2施加到第三字线WL3。第三存储单元MC3的阈值电压借助第i+2个编程脉 冲PGM_i+2从第三阈值电压Vth3增加到第四阈值电压Vth4。
[0120] 在将第i+2个编程脉冲PGM_i+2施加到第三字线WL3之后，非易失性存储装置100 将验证电压Vvfy施加到第三字线WL3,以确定第三存储单元MC3的状态。由于第三存储单 元MC3的阈值电压已经借助第i+2个编程脉冲PGM_i+2增加到第四阈值电压Vth4,并且第 四阈值电压Vvfy4比验证电压Vvfy大，因此第三存储单元MC3被验证电压Vvfy读取为截 止单元。
[0121] 此时，如图10的第二部分中所示，非易失性存储装置100将存储在数据锁存器处 并与第一编程状态P1对应的比特值" 10"改变为与擦除状态E对应的比特值" 11"。
[0122] 在随后的编程循环中，非易失性存储装置100将第三存储单元MC3编程禁止，使得 第三存储单元MC3不被编程。
[0123] 如参照图8至图10所述，当存储单元在多个编程循环PL1至PLn中的每个编程循 环的验证步骤中被验证电压Vvfy读取为截止单元时（S卩，当存储单元被验证通过时），根据 本发明构思的实施例的非易失性存储装置1〇〇顺序地改变与将要被确定为截止单元的存 储单元对应的数据锁存器的比特值。换言之，非易失性存储装置100可以根据预定的顺序 而顺序地改变与将要被确定为截止单元的存储单元对应的数据锁存器的比特值。因此，通 过减少施加验证电压的事件数来缩短验证存储单元的编程状态的时间。因此，提供性能改 善的非易失性存储装置。
[0124] 图11至图14是用来描述根据本发明构思的实施例的非易失性存储装置的编程的 图。在图8至图10中，本发明构思的实施例