被举例为对第三存储单元MC3编程。相反，将 参照图11至图14来描述关于与第三字线（S卩，所选择的字线）连接的存储单元（即，页单 位）的编程。以页为单位来执行非易失性存储装置100的编程。
[0125] 参照图1、图6和图11，非易失性存储装置100包含存储单元阵列110和页缓冲 器140。存储单元阵列110包含通过位线BL连接到页缓冲器140的第一串STR1至第η串 STRn。页缓冲器140包括通过位线BL连接到第一串STR1至第η串STRn并且与第一串STR1 至第η串STRn对应的第一数据锁存器141至第η数据锁存器14η。
[0126] 例如，所选择的字线可以是第三字线WL3。第一串STR1至第η串STRn包括分别与 第三字线WL3连接的存储单元MC31至MC3n。
[0127] 非易失性存储装置100从外部装置（例如，存储控制器、主机或应用处理器）接收 数据。非易失性存储装置100在与第三字线WL3(即，所选择的字线）连接的存储单元MC31 至MC3n处存储接收到的数据。例如，非易失性存储装置100将存储单元M31编程为擦除状 态E，将存储单元M32编程为第一编程状态P1，将存储单元M33编程为第二编程状态P2,将 存储单元M34编程为第三编程状态P3,将存储单元M35编程为第二编程状态P2,并且将存 储单元M3n编程为第三存储状态P3。上面描述的编程状态可以是对应于各存储单元MC31 至MC3n的目标编程状态。
[0128] 非易失性存储装置100在第一数据锁存器141至第η数据锁存器14η处存储存储 单元MC31至MC3n的目标编程状态。例如，非易失性存储装置100在与包括存储单元MC31 的第一串STR1连接的数据锁存器141处存储与存储单元MC31的目标编程状态对应的比特 值。即，存储在第一数据锁存器141处的比特值可以是数据"11"。类似地，非易失性存储装 置100在第二数据锁存器142至第η数据锁存器14η处存储与存储单元MC32至MC3n的目 标编程状态对应的比特值。
[0129] 然后，非易失性存储装置100可以执行图6中所示的多个编程循环。
[0130] 参照图1、图6和图12,在执行了预定的编程循环之后，存储单元MC32和MC34被 验证电压Vvfy验证通过。随着预定的编程循环被执行，存储单元MC32和MC34的阈值电压 变得高于验证电压Vvfy。在这种情况下，存储单元MC32和MC34被验证电压Vvfy读取为截 止单元。
[0131] 非易失性存储装置100改变与验证通过的存储单元MC32和MC34(S卩，被验证电压 Vvfy确定为截止单元的存储单元）对应的数据锁存器142和144的比特值。例如，在执行 预定的编程循环之前，数据锁存器142存储与第一编程状态P1对应的比特值，数据锁存器 144存储与第三编程状态P3对应的比特值。当存储单元MC32和MC34在预定编程循环之后 被验证通过时，非易失性存储装置100将存储在数据锁存器142处的比特值从与第一编程 状态P1对应的比特值改变为与擦除状态E对应的比特值，并且将存储在数据锁存器144处 的比特值从与第三编程状态P3对应的比特值改变为与第二编程状态P2对应的比特值。
[0132] 在下一个编程循环中，非易失性存储装置100禁止对与第一数据锁存器141和第 二数据锁存器142 (均包括擦除状态E的比特值）对应的存储单元MC31和MC32编程。即， 数据锁存器的比特值改变为与擦除状态E对应的比特值指完成了对与该数据锁存器对应 的存储单元的编程。
[0133] 参照图1、图6和图13,编程完成的第一存储单元MC31和第二存储单元MC32可以 在随后的编程循环中被编程禁止。在下一个编程循环的验证步骤中，存储单元MC33、MC34、 MC35和MC3n被验证通过。在这种情况下，非易失性存储装置100改变与存储单元MC33、 MC34、MC35和MC3n对应的数据锁存器143、144、145和14η的比特值。例如，第三数据锁存 器143的比特值从与第二编程状态Ρ2对应的比特值改变为与第一编程状态Ρ1对应的比特 值，第四数据锁存器144的比特值从与第二编程状态Ρ2对应的比特值改变为与第一编程状 态Ρ1对应的比特值。第五数据锁存器145的比特值从与第二编程状态Ρ2对应的比特值改 变为与第一编程状态Ρ1对应的比特值，第η数据锁存器14η的比特值从与第三编程状态Ρ3 对应的比特值改变为与第二编程状态Ρ2对应的比特值。
[0134] 类似地，参照图1、图6和图14,在图13中示出的编程循环之后的编程循环的验证 步骤中，存储单元MC33、MC34、MC35和MC3n被验证通过并且非易失性存储装置100改变数 据锁存器143、144、145和14η的比特值。
[0135] 如上所述，根据本发明构思的实施例的非易失性存储装置100执行多个编程循环 使得每个存储单元具有多个编程状态中的一种编程状态。此时，非易失性存储装置100利 用验证电压来验证至少两个编程状态。所述至少两个编程状态的编程完成条件彼此不同。 例如，目标编程状态为至少两个编程状态的存储单元被验证电压验证通过的次数或者被验 证电压确定为截止单元的的次数彼此不同。
[0136]S卩，如上所述，减少了施加验证电压的次数，从而能够改善非易失性存储装置100 的性能。
[0137]图15和图16是用来描述根据本发明构思的另一实施例的非易失性存储装置的编 程操作的图。假设非易失性存储装置1〇〇包括每单元存储3比特数据的多级单元（MLC或 TLC)。然而，本发明构思的范围和精神不限于此。
[0138] 非易失性存储装置100执行第一编程操作，使得多个存储单元具有擦除状态E或 编程状态P11。此后，非易失性存储装置100执行粗略编程，使得具有擦除状态E的存储单 元处于擦除状态E和编程状态P21至P23中的一种状态，并且使得具有第一编程状态P11 的存储单元处于编程状态P24至P27中的一种编程状态。
[0139] 然后，非易失性存储装置100执行精细编程，使得编程状态P21至P27像编程状态 P31至P37那样分布。
[0140] 在示例性实施例中，可以应用参照图5至图14描述的非易失性存储装置100的编 程方式来粗略编程。例如，如图16中所示，非易失性存储装置100执行多个编程循环PL1 至PLn，并且将存储单元编程为具有擦除状态E和编程状态P21至P27中的一种状态。
[0141] 在多个编程循环PL1至PLn中的每个编程循环的验证步骤中，非易失性存储装置 100向所选择的字线施加第一验证电压Vvfyl和第二验证电压Vvfy2,以验证存储单元的编 程状态。
[0142] 例如，目标编程状态是编程状态P2UP22和P23的存储单元由第一验证电压Vvfyl 验证，目标编程状态是编程状态P24、P25、P26和P27的存储单元由第二验证电压Vvfy2验 证。与参照图5至图14描述的类似，利用同一验证电压来验证具有不同目标编程状态的存 储单元，但它们的编程完成条件彼此不同。下面的表2示出编程状态P21至P27的编程完 成条件（即，编程禁止条件）。
[0143]表2
[0144]
[0145] 参照表2,利用第一验证电压Vvfyl来验证编程状态P21、P22和P23但是它们被 第一验证电压Vvfyl验证通过的计数彼此不同。即，当被第一验证电压Vvfyl验证通过一 次时，编程状态P21在下一个编程循环中被编程禁止。相反，当被第一验证电压Vvfyl验证 通过三次时，编程状态P23在下一个编程循环中被编程禁止。
[0146] 类似地，由第二验证电压Vvfy2来验证编程状态P24、P25、P26和P27但是它们被 第二验证电压Vvfy2验证通过的计数彼此不同。
[0147] 具体地，假设对目标编程状态是编程状态P27的存储单元编程。在这种情况下，当 存储单元被第二验证电压Vvfy2确定为截止单元时，非易失性存储装置100将与被验证通 过的存储单元对应的数据锁存器的比特值从编程状态P27的比特值改变为编程状态P26的 比特值。此后，每当存储单元被第二验证电压Vvfy2验证通过时，非易失性存储装置100顺 序地改变被验证通过的存储单元的数据锁存器的比特值：P27 -P26 -P25 -P24。
[0148] 在示例性实施例中，当存储单元被验证通过并且与被验证通过的存储单元对应的 数据锁存器的比特值是编程状态P24的比特值时，非易失性存储装置100将数据锁存器的 比特值从编程状态P24的比特值改变为擦除状态E的比特值。存储单元在随后的编程循环 中被编程禁止。
[0149]S卩，非易失性存储装置100将与被验证通过的存储单元对应的数据锁存器的比特 值改变为与较低的编程状态对应的比特。当较低的编程状态的阈值电压分布比参考验证电 压低时，与被验证通过的编程状态对应的数据锁存器的比特值被改变为与擦除状态E对应 的比特值。在示例性实施例中，较低的编程状态指这样一种编程状态：该较低的编程状态与 存储在数据锁存器处的比特值对应的编程状态相比具有较小的阈值电压分布范围。
[0150] 参照图15和图16来示例性地描述非易失性存储装置100的编程方法和编程验证 方法。然而，本发明构思的范围和精神可以不限于此。例如，虽然附图中没有示出，但是在第 一编程操作（第一编程步骤）期间，非易失性存储装置1〇〇对多个存储单元编程，使得形成 四个阈值电压分布。在这种情况下，非易失性存储装置100基于参照图5至图14描述的编 程方法和编程验证方法来对存储单元编程。此外，在粗略编程期间，非易失性存储装置100 利用两个或更多个验证电压对多个存储单元编程。另外，在精细编程期间，非易失性存储装 置100利用七个验证电压来对多个存储单元编程。七个验证电压是用来验证目标编程状态 是编程状态P31至P37的存储单元的验证电压。
[0151] 参照图15和图16描述的编程方法和编程验证方法是示例性的。编程方法和编程 验证方法可以根据存储在存储单元处的比特的数量以及目标阈值电压分布的数量来做各 种改变或修改。
[0152] 如上所述，非易失性存储装置100将多个存储单元编程为具有多个编程状态中的 一个编程状态。此时，非易失性存储装置100利用验证电压来验证多个编程状态中的至少 两个编程状态。此时，所述至少两个编程状态的被验证电压验证通过的计数彼此不同。即， 当对存储多个比特的多级单元编程时施加验证电压的次数减少，从而可改善非易失性存储 装置的性能。
[0153] 参照图5至图16描述的编程验证方法是示例性的，本发明构思的范围和精神可以 不限于此。非易失性存储装置100将多个存储单元编程为具有多个阈值电压分布中的一个 阈值电压分布。非易失性存储装置100基于多个验证电压执行关于多个存储单元的阈值电 压分布的验证。此时，通过一个验证电压来验证多个阈值电压分布中的至少两个阈值电压 分布，但是所述至少两个阈值电压分布的编程完成条件彼此不同。即，本发明构思的范围和 精神可以不限于参照图5至图16描述的编程验证方法。例如，在验证步骤中，施加一个或 更多个验证电压，并利用所述一个或更多个验证电压中的一个验证电压对至少两个阈值电 压分布或编程状态进行验证。
[0154] 图17是示意性地示出根据本发明构思的又一实施例的存储块的电路图。在图17 中示出的是第一存储块BLK1。然而，本发明构思的范围和精神可以不限于此。其余的存储 块也可以具有与第一存储块BLK1的结构相同的结构。然而，本发明构思的范围和精神可以 不限于此。
[0155] 参考图17,第一存储块BLK1包括多个单元串CS11、CS12、CS21和CS22。单元串 CS11、CS12、CS21和CS22沿着行方向和列方向布置以形成行和列。
[0156] 每个单元串CS11、CS12、CS21和CS22可以包括多个单元晶体管。单元晶体管包括 串选择晶体管SST、多个存储单元MCI~MC8以及接地选择晶体管GST。串选择晶体管SST 连接到串选择线SSL。串选择线SSL可以分成第一串选择线SSL1和第二串选择线SSL2。存 储单元MCI~MC8分别连接到字线WL1~WL8。具有同一高度的字线共同连接。接地选择 晶体管GST被连接到接地选择线GSL。每个单元串被连接在位线BL和公共源极线CSL之 间。即，串选择晶体管SST被连接到位线BL，接地选择晶体管GST被连接到公共源极线CSL。
[0157] 设置在同一列中的单元串连接到同一位线。例如，单元串CS11和CS21连接到第 一位线BL1。单元串CS12和CS22连接到第二位线BL2。
[0158] 设置在同一行中的单元串连接到同一串选择线。例如，单元串CS11和CS12被连 接到第一串选择线SSL1。单元串CS21和CS22被连接到第二串选择线SSL2。
[0159] 每个单元串CS11、CS12、CS21和CS22在与基底（未示出）垂直的方向上堆叠。例 如，接地选择晶体管GST、存储单元MCI~MC8和串选择晶体管SST可以在与基底垂直的方 向上堆叠来形成。在示例性实施例中，存储单元MCI