~MC8可以由电荷捕获闪速（CTF)存 储单元构成。
[0160] 本发明构思不限于图17中示出的第一存储块BLK1。例如，可以相对于图17中的 单元串的行的数量来增加或减少单元串的行的数量。由于改变了单元串的行的数量，因此 也可以改变连接到单元串的行的接地选择线和串选择线的数量以及连接到一条位线的单 元串的数量。
[0161] 可相对于图17的单元串的列的数量增加或减少单元串的列的数量。由于改变了 单元串的列的数量，因此也可以改变连接到单元串的列的位线的数量以及连接到一条串选 择线的单元串的数量。
[0162] 可相对于图17的单元串的高度来增加或减少单元串的高度。例如，可以增加或减 少堆叠在每个单元串中的存储单元的数量。由于改变了堆叠在每个单元串中的存储单元的 数量，因此也可以改变字线的数量。
[0163] 可相对于图17的串选择晶体管和/或接地选择晶体管的数量来增加每个单元串 提供的串选择晶体管和/或接地选择晶体管的数量。例如，随着每个单元串提供的串选择 晶体管或接地选择晶体管的数量变化，串选择线或接地选择线的数量也可以变化。在串选 择线或接地选择线的数量增加的情况下，串选择线或接地选择线可以按与存储单元MCI~ MC8相同的形式堆叠。
[0164] 在示例性实施例中，可以按照单元串CS11、CS12、CS21和CS22的行为单位来执行 写入和读取操作。单元串CS11、CS12、CS21和CS22可以由串选择线SSL1和SSL2以一个行 为单位来选择。
[0165] 在单元串CS11、CS12、CS21和CS22的一个选定的行中，可以以页为单位来执行写 入操作和读取操作。所述页可以是连接到同一条字线的存储单元的一行。可选择地，所述页 可以是存储在连接到同一条字线的存储单元的一行中的数据的单位。在单元串CS1UCS12、 CS21和CS22的一个选定的行中，可以通过字线WL1~WL8以页为单位来选择存储单元。
[0166] 在本发明构思的实施例中，提供了三维（3D)存储阵列。三维存储阵列以存储单元 (具有设置在硅基底上方的有源区）的阵列的一个或更多个物理级以及与那些存储单元的 操作相关联的电路而单片地形成，其中，这种相关联的电路位于这种基底的上方或内部。术 语"单片的"是指阵列的各级的层被直接沉积在阵列的各下一级的层上。
[0167] 在本发明构思的实施例中，3D存储阵列包括被竖直地定向使得至少一个存储单元 位于另一个存储单元之上的垂直NAND串。所述至少一个存储单元可以包括电荷捕获层。每 个垂直NAND串可以包括位于存储单元之上的至少一个选择晶体管，所述至少一个选择晶 体管与存储单元具有相同的结构并且与存储单元一起单片地形成。
[0168] 下面通过引用被包含于此的专利文献描述了用于三维存储阵列的合适的构造， 其中，三维存储阵列被构造为多个级，在所述多个级之间具有共享的字线和/或位线： 第7, 679, 133号、第8, 553, 466号、第8, 654, 587号、第8, 559, 235号美国专利以及第 2011/0233648号美国专利公开。
[0169] 图18和图19是在描述对图17中示出的第一存储块编程的方法中用来参考的 图。为了描述的简化，假设第一存储块BLK1的存储单元是每单元存储三比特的三级单元 (TLC)。然而，本发明构思的范围和精神不限于此。
[0170] 参考图1以及图17至图19,非易失性存储装置100对具有擦除状态E的多个存储 单兀编程，使得每个存储单兀具有擦除状态E和第一编程状态P1至第七编程状态P7中的 一种状态。此编程被称作一次性编程。
[0171] 非易失性存储装置100利用第一验证电压Vvfyl至第四验证电压Vvfy4来验证存 储单元的编程状态。例如，如图19中所示，非易失性存储装置100执行多个编程循环PL1 至PLn以对多个存储单元编程。多个编程循环PL1至PLn中的每个编程循环包括编程步骤 和验证步骤。在编程步骤中，非易失性存储装置100供应编程电压PGM_1至PGM_n。在验证 步骤中，非易失性存储装置100利用第一验证电压Vvfyl至第四验证电压Vvfy4来验证存 储单元的编程状态。
[0172] 非易失性存储装置100利用第一验证电压Vvfyl来验证目标编程状态是第一编程 状态P1或第二编程状态P2的存储单元的编程状态。非易失性存储装置100利用第二验证 电压Vvfy2来验证目标编程状态是第二编程状态P3或第四编程状态P4的存储单兀的编程 状态。非易失性存储装置1〇〇利用第三验证电压Vvfy3来验证目标编程状态是第五编程状 态P5或第六编程状态P6的存储单元的编程状态。非易失性存储装置100利用第四验证电 压Vvfy4来验证目标编程状态是第七编程状态P7的存储单兀的编程状态。
[0173] 如参照图5至图16所述，当存储单元被参考验证电压验证通过时，非易失性存储 装置1〇〇顺序地改变与被验证通过的存储单元对应的数据锁存器的比特值。可选择地，当 存储单元被参考验证电压验证通过时，非易失性存储装置100基于当前存储在与被验证通 过的存储单元对应的数据锁存器处的比特值来改变比特值。
[0174] 此时，存储单元的编程完成条件（例如，编程禁止条件）彼此不同。例如，下面的 表3示出目标编程状态是编程状态P1至P7的存储单元的编程完成条件。
[0175] 表 3
[0176]
[0177] 参照表3,由第一验证电压Vvfyl来验证目标编程状态是第一编程状态P1的存储 单元。然而，被第一验证电压Vvfyl验证通过一次的存储单元（即，存储单元被确定为截止 单元）被编程禁止。
[0178] 由第一验证电压Vvfyl来验证目标编程状态是第二编程状态P2的存储单元，当存 储单元被第一验证电压Vvfyl验证通过两次（即，存储单元被确定为截止单元）时，存储单 元被编程禁止。
[0179] 同样地，由第二验证电压Vvfy2来验证目标编程状态是第三编程状态P3的存储 单元，当存储单元被第二验证电压Vvfy2验证通过一次（即，存储单元被确定为截止单元） 时，存储单元被编程禁止。
[0180] 由第二验证电压Vvfy2来验证目标编程状态是第四编程状态P4的存储单元，当存 储单元被第二验证电压Vvfy2验证通过两次（S卩，存储单元被确定为截止单元）时，存储单 兀被编程禁止。
[0181] 如上所述，非易失性存储装置100对多个存储单元编程，使得所述多个存储单元 中的每个存储单元具有多个编程状态中的一个编程状态，并利用验证电压来验证所述多个 编程状态中的至少两个编程状态。此时，被验证电压验证通过的至少两个编程状态的计数 彼此不同。即，由于无需施加与所述多个编程状态对应的验证电压，因此减少了验证存储单 元所花费的时间。这意味着改善了非易失性存储装置的性能。
[0182] 图20是示意性地示出应用了根据本发明构思的实施例的非易失性存储装置的非 易失性存储系统的框图。参照图20,非易失性存储系统1000包含存储控制器1100和非易 失性储存装置1200。
[0183] 存储控制器1100根据外部装置（例如，主机或应用处理器）的请求来控制非易失 性存储装置1200。例如，存储控制器110将地址ADDR、命令CMD和控制信号CTRL发送到非 易失性存储装置1200,以读取存储在非易失性存储装置1200处的数据。非易失性存储装置 1200响应于来自存储控制器1100的信号将数据传输至存储控制器1100。
[0184] 存储控制器110将地址ADDR、命令CMD、控制信号CTRL和数据发送到非易失性存 储装置1200以在非易失性存储装置1200处存储数据。非易失性存储装置1200响应于来 自存储控制器1100的信号而存储数据。此时，非易失性存储装置1200根据参照图1至图 19描述的编程方法或编程验证方法来存储数据。
[0185]图21是示意性地示出根据本发明构思的实施例的包括非易失性存储系统的存储 卡系统的框图。参照图21，存储卡系统2000包含存储控制器2100、非易失性存储器2200 和控制器2300。
[0186] 存储控制器2100连接到非易失性储存器2200。存储控制器2100被构造为访问 非易失性储存器2200。例如，存储控制器2100可以适于控制非易失性储存器2200的包括 (但不限于）读取操作、写入操作、擦除操作和背景操作的全部操作。存储控制器2100提供 非易失性储存器2200和主机之间的接口。存储控制器2100被构造为驱动用于控制非易失 性储存器2200的固件。
[0187] 在示例性实施例中，存储控制器2100可以包括（但不限于）诸如RAM、处理单元、 主机接口、存储器接口和纠错单元。
[0188] 存储控制器2100通过连接器2300与外部装置通信。存储控制器2100根据具体的 通信协议与外部装置通信。例如，存储控制器2100可以通过各种接口协议中的至少一种来 与外部通信，诸如（但不限于）通用串行总线（USB)、多媒体卡（MMC)、eMMC(嵌入式MMC)、 外围组件互联（PCI)、高速PCI(PCI-E)、高级技术附件（ΑΤΑ)、串行ΑΤΑ协议、并行ATA、小型 计算机小型接口（SCSI)、增强小型磁盘接口（ESDI)、电子集成驱动器（IDE)、UFS(通用闪 存）、WiFi、蓝牙、NVMe和火线。在示例性实施例中，连接器2300可以被通信协议中的至少 一个通信协议限定。
[0189] 在示例性实施例中，非易失性存储器2200可以利用各种非易失性存储装置来实 现，诸如（但不限于）EPROM(电可擦除和可编程ROM)、NAND闪存、N0R闪存、PRAM(相变RAM)、 ReRAM(电阻RAM)、FRAM(铁电RAM)和STT-MRAM(自旋转矩磁RAM)。
[0190] 存储控制器2100或非易失性存储器2200可以根据各种不同的封装技术中的任一 封装技术来封装。封装技术的示例可以包括PoP(层叠封装）、球栅阵列（BGA)、芯片级封装 (CSP)、塑料引线芯片载体（PLCC)、塑料双列直插封装件（PDIP)、华夫包式裸片、晶圆形式 裸片、板上芯片（C0B)、陶瓷双列直插封装（CERDIP)、塑胶公制四方扁平封装（MQFP)、小外 形封装（S0IC)、紧缩小外形封装（SS0P)、薄小外形封装（TS0P)、薄型四方扁平封装（TQFP)、 系统级封装（SIP)、多芯片封装（MCP)、晶圆级装配封装（WFP)和晶圆级堆栈封装（WSP)。可 选择地，非易失性储存器2200可以包括以上述封装技术中的一种封装技术实现的多个非 易失性储存芯片。
[0191] 在示例性实施例中，存储控制器2100和非易失性存储器2200可以集成在单个半 导体装置中。存储控制器2100和非易失性存储器2200可以集成在单个半导体装置中以形 成固态驱动（SSD)。存储控制器2100和非易失性存储器2200可以集成在单个半导体装置 中以形成存储卡，诸如（但不限于）PC卡（PCMCIA，个人计算机存储卡国际协会）、紧凑闪 速（CF)卡、智能媒体卡（SM、SMC)、记忆棒、多媒体卡（MMC、RS-MMC、MMCmicro)、SD卡（SD、 miniSD、microSD、SDHC)和通用闪存（UFS)。
[0192] 在示例性实施例中，非易失性存储器2200可以根据存储控制器2100的控制来对 数据编程。此时，非易失性存储器2200可以基于参照图5至图19所述的编程方法或编程 验证方法来对数据编程。
[0193] 图22是示出根据本发明构思的实施例的包括非易失性存储系统的固态驱动的框 图。参照图22,固态驱动（SSD)系统3000包括：主机3100和SSD3200。SSD3200通过主 机接口 3001与主机3100交换信号SGL，并且借助电力连接器3002被供应电力。SSD3200 包括多个闪存3221至322n、SSD控制器3210、辅助电源3230和缓冲存储器3240。
[0194]SSD控制器3210响应于来自主机3100的信号SIG而通过信道CHI、CH2至CHn控制 闪存3221至322η。例如，信号SIG可以是基于主机3100和SSD3200的接口的信号。例如， 信号SIG可以是按各种接口协议中的至少一种来限定的信号，所述各种接口协议诸如（但 不限于）通用串行总线（USB)、多媒体卡（MMC)、eMMC(嵌入式MMC)、外围组件互联（PCI)、高 速PCI(PCI-E)、高级技术附件（ΑΤΑ)、串行ΑΤΑ协议、并行ATA、小型计算机小接口（SCSI)、 增强小型磁盘接口（ESDI)、电子集成驱动器（IDE)、UFS(通用闪存）、WiFi、蓝牙、NVMe和火 线。
[0195] 辅助电源3230经由电力连接器3002连接到主机3100。辅助电源3230借助来自 主机3100的电力PWR充电。当主机3100没有稳定供应电力时，辅助电源3230向SSD系统 3000提供电力。辅助电源3230可以放置在SSD3200的内部或外部。例如，辅助电源3230 可以放置在主板上，以向SSD3200提供辅助电力。
[0196