专利名称：穿隧偏压金属氧化物半导体晶体管的制作方法
技术领域：
本发明涉及到金属氧化物半导体晶体管(Metal-Oxide-SemiconductorTransistor；MOS)元件结构及其制造方法，特别涉及到操作电压可大于0.7伏特的金属氧化物半导体晶体管元件结构及其制造方法。
背景技术：
近年来，便携式通讯产品与电子产品，例如移动电话与手提电脑等，快速流行，使得信息的传递更为快速，因此人们对于此类产品的需求大幅度增加。为了更增加便携式通讯产品与电子产品的便利性，如何延长其电池使用时间就成为电路设计上的考虑重点。由于半导体产业的发展迅速，集成电路的工作频率与运算能力快速上升，存储装置与硬盘的容量急剧增大，从而使得便携式通讯产品与电子产品的能力日益增强，也造成系统的功率消耗越来越大。但是，现今电池的储电量并不能跟上半导体工艺的改进速度，而使得便携式通讯产品与电子产品受限于电池的蓄电能力上。另外，若便携式通讯产品与电子产品的耗电量过大，也容易造成系统内部升温而使得操作环境不稳定，尤其在便携式通讯产品与电子产品的尺寸越小时，越容易发生。
由上述可知，电池的尺寸、重量与使用时间限制了速度更快的电路系统与内存储存装置的发展，因此在希望便携式通讯产品与电子产品要做的更轻更薄的情况下，必须向设计低功率消耗电路的方向发展。对于下一代的深亚微米互补式金属氧化物半导体超大规模集成电路(Sub-1μm CMOS VLSI)的工艺发展而言，使电路达到低操作电压与低功率消耗正是发展的目标。其中，使用低操作电压可达到较好的元件稳定度与更小的消耗功率。利用绝缘层上覆硅(Silicon-On-Insulator；简称SOI)工艺技术所制作的电路具有速度快、功率消耗低、元件密度高、二次效应(Second-Order Effect)小、抗辐射能力强、以及可与现有集成电路技术兼容等优点，因此绝缘层上覆硅工艺一般是利用来达到上述需求的最好选择。
在现今的金氧半导体元件中，基本上只有约几百纳米(nm)的顶层硅单晶被用以制成元件工作区(Active Layer)来作为电子的传输；而元件层以外的底层硅晶则作为机械上的支撑。这样的结构容易造成元件与基材的寄生效应(Parasitic Effect)产生，此外，用具有半导体特性的硅基材作为介电绝缘(Dielectric Insulator)非常困难。于是绝缘层上覆硅工艺的构想就被提出，将具有电性绝缘的薄膜置于表面薄硅单晶元件层之下，而分离元件层和硅基材，如
图1所示。图1为绝缘层上覆硅基材的剖面示意图，请参照图1，其中，绝缘层上覆硅基材结构就是在原本的硅基材10上，形成绝缘层12。接着，将磊晶硅(Epitaxial Si)14置于绝缘层12之上，这样就形成绝缘层上覆硅基材结构。
另外，根据绝缘层12上的磊晶硅14的厚度差异，又可分为部分空乏(Partially Depleted；PD)绝缘层上覆硅与完全空乏(Fully Depleted；简称FD)绝缘层上覆硅，如图2与图3所示。请参照图2，图2为部分空乏绝缘层上覆硅的剖面结构图。其中，基材由硅基材30、绝缘层32、与磊晶硅36所组成，而在磊晶硅36上制作有元件工作区，此元件工作区包括栅极(Gate)40、源极(Source)42、与漏极(Drain)44。而部分空乏绝缘层上覆硅就是指元件中的空乏区38的深度小于磊晶硅36的厚度。另外，请参照图3，图3为完全空乏绝缘层上覆硅的剖面结构图。其中，硅基材60上具有绝缘层62，以及具有栅极64、源极66、与漏极68的元件工作区，其中元件工作区是利用磊晶硅来制作。由于完全空乏绝缘层上覆硅中磊晶硅的厚度正好是元件的空乏区深度，因此图3中未绘出的磊晶硅就与元件工作区的位置重叠。而上述不同绝缘层上覆硅中，部分空乏绝缘层上覆硅元件可用较小的电压操作、并比传统硅晶圆有较低的功率损耗，而且能够很轻易地将此部分空乏绝缘层上覆硅技术完全转移至现有的硅晶技术，而引用完全空乏绝缘层上覆硅的电路设计必须经过妥善的修正，但其可有效抵抗软错效应，并易于制作浅接面，与部分空乏绝缘层上覆硅元件相比又有更佳电性表现。因此，制造者可分别根据其需要而加以选择。
发明内容
为了适应低操作电压与低功率消耗的电路发展方向，本发明目的之一是提供一种晶体管元件，可适合在低电压与低功率的情况下操作。而本发明的另一目的，还使上述晶体管元件，可在室温与大于0.7伏特操作电压的操作环境下使用，并可避免过大接面漏电流(Junction Leakage)的缺点。另外，本发明还提供了上述晶体管元件的制造方法。
根据以上所述的目的，本发明提供一种穿隧偏压金属氧化物半导体晶体管(TBMOS)，此晶体管结构可为N型晶体管或P型晶体管结构，本发明不限于此。其中，以N型穿隧偏压金属氧化物半导体晶体管为例，本发明的结构包括一P型主体，此P型主体具有一顶面；一第一绝缘区域由顶面向下延伸，从而在P型主体中隔离出一体积，借以形成一P井结构；具有相对两长边的一栅极座，此栅极座的一端延伸跨过P井结构而到达栅极座的一另一端；一介电层位于栅极座与顶面间；一N型区域位于P井结构中，并且N型区域邻接于栅极座的长边，此N型区域具有一源极、以及相对于源极的一漏极，并且源极与漏极位于栅极座的长边的相对两侧；以及一P型区域位于N型区域的一侧，并且包围住栅极座的另一端，此P型区域在P井结构与栅极座间形成一穿隧(Tunneling)连接。
本发明中N型穿隧偏压金属氧化物半导体晶体管，可应用于部分空乏绝缘层上覆硅(PD SOI)基材或本体(Bulk)基材中。其中如果应用于部分空乏绝缘层上覆硅基材，则上述结构还包括一第二绝缘区域位于P型主体中并与顶面具有一距离，此第二绝缘区域形成于第一绝缘区域下并与第一绝缘区域连接，并且P井结构位于第二绝缘区域上。如果应用于本体基材中，则上述结构还包括一浮动N型深井结构位于P型主体中，此浮动N型深井结构形成于第一绝缘区域所隔离的该体积中，并与第一绝缘区域连结，并且位于P井结构下。上述的介电层可选自于由氧化硅、氮化硅、高介电系数材料或其它可作为栅极介电层的材料所构成的一族群，而上述的第一绝缘区域由填满一氧化层的至少一沟渠所构成，第二绝缘区域为一埋入氧化层(Buried Oxide Layer)。另外，上述的介电层的厚度介于100至5之间，栅极座的厚度介于20000至10之间，栅极座的宽度介于10000微米至0.005微米之间，栅极座的长度介于1000微米至0.005微米之间，而上述的第一绝缘区域与顶面相距的距离介于10000至100之间。并且，上述的P型区域具有数个受体离子(Accepter Ions)，而且受体离子的浓度介于每平方厘米1019个离子至每平方厘米1020个离子之间。
利用本发明穿隧偏压金属氧化物半导体晶体管可使用在电源供应电压大手0.7伏特时，除了可减少本体接触区域外，还具有良好的电流驱动力(Current Drive)以及较小的次临界波动(Sub-threshold Swing)。
附图简要说明下面结合附图对本发明的具体实施方式
作进一步详细的描述。
附图中，图1为绝缘层上覆硅基材的剖面示意图；图2为部分空乏绝缘层上覆硅的剖面结构图；图3为完全空乏绝缘层上覆硅的剖面结构图；图4为本发明N型穿隧偏压金属氧化物半导体晶体管的布局上视图；图5为本发明图4中N型穿隧偏压金属氧化物半导体晶体管应用在部分空乏绝缘层上覆硅基材的等效电路图；图6为本发明图4中N型穿隧偏压金属氧化物半导体晶体管应用在部分空乏绝缘层上覆硅基材并沿A-A’剖面线的剖面结构图；图7为本发明P型穿隧偏压金属氧化物半导体晶体管的布局上视图；图8为本发明图7中P型穿隧偏压金属氧化物半导体晶体管应用在部分空乏绝缘层上覆硅基材并沿B-B’剖面线的剖面结构图；图9为本发明N型穿隧偏压金属氧化物半导体晶体管的另一布局上视图；图10为本发明P型穿隧偏压金属氧化物半导体晶体管的另一布局上视图；图11为一般动态临界电压金属氧化物半导体场效应晶体管与本发明应用于部分空乏绝缘层上覆硅基材的穿隧偏压金属氧化物半导体晶体管的数据比较图；以及图12为根据本发明图4中N型穿隧偏压金属氧化物半导体晶体管应用于本体基材并沿A-A’剖面线的剖面结构图。
具体实施例方式
请参考图4和图5，图4为本发明N型穿隧偏压金属氧化物半导体晶体管的布局上视图，图5为本发明图4中N型穿隧偏压金属氧化物半导体晶体管应用在部分空乏绝缘层上覆硅基材的等效电路图。请参照图4，在P型基材120上具有一栅极座128，而栅极座128分别位于N+离子植入区以及相邻的P+离子植入区中，并且N+离子植入区中互相相对的源极与漏极位于栅极座128的上下两侧。其中，包围住栅极座128一端的P+离子植入区可在P型基材120与栅极座128间形成一穿隧(Tunneling)连接。而图7为本发明P型穿隧偏压金属氧化物半导体晶体管的布局上视图。请参照图7，其中除了将N+离子植入区与P+离子植入区的位置对调外，从上视图看来，P型和N型穿隧偏压金属氧化物半导体晶体管之间的布局并无明显差异，本发明不在此赘述。
以下揭露本发明制造方法，同时来说明本发明穿隧偏压金属氧化物半导体晶体管的剖面结构。图6与图8为本发明应用于部分空乏绝缘层上覆硅基材中的剖面结构图。请参照图6，图6为本发明图4中N型穿隧偏压金属氧化物半导体晶体管应用在部分空乏绝缘层上覆硅基材并沿A-A’剖面线的剖面结构图。在本发明此一较佳实施例中，利用了部份空乏、0.1微米的互补金氧半导体与绝缘层上覆硅的技术。基材使用具有厚度约1500埋入氧化层的8时晶圆，而部分空乏磊晶硅在厚度约1900的厚硅膜上来制造。另外，还利用浅沟渠隔离做为晶体管间的电性隔离结构，以及在利用热氧化法长成栅极氧化层后，再沉积多晶硅栅极座于氧化层上。值得注意的是，上述结构的尺寸与制造方法仅为举例，并非用来限制本发明的范围，其它可达到同样功效的结构与制造方法，都可使用于本发明中，本发明不限于此。
首先，提供具有一绝缘层122的P型基材120，其中，此绝缘层122与P型基材120的表面相距一距离124。此绝缘层122可为埋入氧化层结构(BuriedOxide；BOX)，一般可采用二氧化硅(SiO2)来做为构成材料，主要是考虑到经由硅热生长的二氧化硅具有较好的绝缘特性，并且与硅晶圆的工艺整合性高，但本发明不限于此。接着，在P型基材120中形成另一绝缘区域130。其中，此绝缘区域130可由填满氧化层的沟渠结构所构成，由P型基材120的表面向下延伸至绝缘层122，并隔离出一体积，借以形成一P井结构。再接着，形成介电层126于P型基材120的表面上。在本发明一较佳实施例中，介电层126的厚度介于100至5之间，而此介电层126的材料可由例如氧化硅、氮化硅、或其它高介电系数材料等所构成，本发明不限于此。
接着，再形成一栅极座128于介电层126上，此栅极座128即为如图4所示的斜线部分。在本发明一较佳实施例中，栅极座128的厚度介于20000至10之间，宽度介于10000微米至0.005微米之间，而长度介于1000微米至0.005微米之间。本发明的栅极座128为长形结构，其一端跨过P井结构而延伸到另一端。接着，移除不被栅极座128所覆盖部分的介电层后。进行一离子植入步骤，将施体离子，即N+离子植入于一区域中。此N+离子植入区与部分的栅极座128重叠，并在栅极座128的两侧，即为长形结构的长边部分形成互相相对的源极与漏极。接着，进行另一离子植入步骤，将受体离子，即P+离子植入于位于N+离子植入区旁的另一区域中。在本发明一较佳实施例中，其中上述P+离子与，N+离子的植入浓度介于约每平方厘米1019个离子至约每平方厘米1020个离子之间。本发明P+离子植入区与栅极座128中，不被N+离子植入区所包含的一端重叠，因此在P+离子植入区域，部分的P井结构与部分栅极座128间可形成一穿隧连接。其中，IN+代表在多晶硅层的N+离子植入区域中氧化穿隧电流，而IP+代表在多晶硅层的P+离子植入区中氧化穿隧电流。
上述说明了本发明应用于部分空乏绝缘层上覆硅基材的穿隧偏压金属氧化物半导体晶体管的N型结构，而图8为本发明图7中P型穿隧偏压金属氧化物半导体晶体管应用在部分空乏绝缘层上覆硅基材并沿B-B’剖面线的剖面结构图。请参照图8，除了将P型基材置换为N型基材，并在其中形成N井区域，以及N+离子植入区与P+离子植入区的位置对调外，其它元件都与N型穿隧偏压金属氧化物半导体晶体管相同，故本发明不在此赘述。
值得注意的是，上述本发明N型穿隧偏压金属氧化物半导体晶体管或P型穿隧偏压金属氧化物半导体晶体管中，栅极座的形状仅为举例，可视产品与工艺需要而加以改变，本发明不限于此。另外，不论N型穿隧偏压金属氧化物半导体晶体管或P型穿隧偏压金属氧化物半导体晶体管，其中N+离子植入区与P+离子植入区除了如图4与图7中可为相互独立而不重叠的两反相区域外，也可如图9与图10中所示，相互重叠，本发明不限于此。
本发明的穿隧偏压金属氧化物半导体晶体管的布局特点在于栅极座的延伸、以及P井结构上栅极介电层与P+离子植入区域的增加与存在，从而可提供穿隧连接。利用本发明穿隧偏压金属氧化物半导体晶体管的特点，应用在N型穿隧偏压金属氧化物半导体晶体管中可提供穿隧空穴(Holes)，借以在元件为起始状态的时候，提高浮体电位(Floating Body Potential)。同样地，应用在P型穿隧偏压金属氧化物半导体晶体管中可提供穿隧电子(Electrons)，借以在元件为起始状态的时候，降低浮体电位。另外，浮体中的多余载子(Excess Carriers)会降低临界电压(Threshold Voltage)以获得较高的电流驱动(Current Drive)。
经实验后发现，利用本发明穿隧偏压金属氧化物半导体晶体管可大幅提高饱和漏极电流(ID，sat)，并维持较良好的漏极漏电流(Ioff)。另外，当栅极电压(VG)等于二极管截止电压(Vdd)时可减少接面漏电流，且当元件为起始状态(Turn-OnState)时，浮体电位可保持在0.7V以下。图11为一般动态临界电压金属氧化物半导体场效应晶体管(Dynamic Threshold Voltage MOSFET；DTMOS)与本发明应用于部分空乏绝缘层上覆硅基材的穿隧偏压金属氧化物半导体晶体管的数据比较图。请参照图11，其中曲线X代表现有的晶体管的源极/漏极电流(Source-to-Drain Current)与栅极电压(Gate Voltage)关系，而曲线Y代表本发明晶体管的源极/漏极电流与栅极电压关系。根据曲线X与曲线Y可得知，一般应用于部分空乏绝缘层上覆硅工艺中的动态临界电压金属氧化物半导体场效应晶体管，当操作电压太大时，有可能使元件内部本体对源极(Body-Source)、或本体对漏极(Body-Drain)间的P-N结(P-N Junction)因正向偏压导通(Forward Bias)而产生极大的漏电流，从而仅局限在操作电压小于0.7V下的情况使用。而本发明穿隧偏压金属氧化物半导体晶体管却可使用在电源供应的二极管截止电压(Vdd)大于0.7V时，范围比动态临界电压金属氧化物半导体场效应晶体管广泛许多，还不用制作多余的本体接触区域(BodyContact Region)。再加上本发明穿隧偏压金属氧化物半导体晶体管具有良好电流驱动力与较小的次临界波动等优点，本发明的穿隧偏压金属氧化物半导体晶体管确实是应用于部分空乏绝缘层上覆硅工艺中的良好元件。
本发明所述的N型或P型穿隧偏压金属氧化物半导体晶体管的布局除了可应用于部分空乏绝缘层上覆硅基材之外，也可应用于本体(Bulk)基材上，如图12所示。图12为根据本发明图4中N型穿隧偏压金属氧化物半导体晶体管应用于本体基材并沿A-A’剖面线的剖面结构图，本发明同时利用制造流程来说明晶体管的结构。请参照图12，首先，提供P型基材162，并在P型基材162中形成下列结构数个绝缘区域164、位于上述绝缘区域164间的浮动(Floating)N型深井(Deep-Well)结构166、以及位于浮动N型深井结构166上的P型浅退后井(Shallow Retrograde P-Well)168。其中，上述的绝缘区域164可为浅沟渠隔离结构，而位于绝缘区域164间的浮动N型深井结构166并不互相相连，以绝缘区域164做为隔离。接着，形成介电层170于P型基材162的表面上，并于介电层170上形成栅极座172，此栅极座也如图4所示的斜线部分，分布于N+离子植入区与P+离子植入区中。另外，由于P型结构除电性对调外并无太大差别，本发明不再赘述。
现有的利用本体基材的金属氧化物半导体晶体管中，一般深井结构位于浅沟渠隔离结构下方，而退后井结构才位于浅沟渠之间，因此同一基材上所制做的P型晶体管与N型晶体管之间容易造成串扰现象。而利用上述本发明的结构，除了晶体管有各自的浮动深井结构从而可以避免串扰结构外，还可减少现有的需另外制作深井结构的表面信道或表面接触点的步骤，因此具有简化元件的优点。另外，上述本发明应用于本体基材的穿隧偏压金属氧化物半导体晶体管，应用于绝缘层上覆硅基材也具有同样的优点，也就是可应用于操作电压大于0.7伏特的情况，以及具有良好电流驱动力与较小的次临界波动。
如熟悉此技术的人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的权利要求；凡其它未脱离本发明所揭示的构思下所完成的等效改变或修饰，均应包含在本发明的权利要求内。
权利要求
1.一种N型穿隧偏压金属氧化物半导体晶体管，其特征在于，至少包括一P型主体，其中该P型主体具有一顶面；一第一绝缘区域位于该P型主体中并由该顶面向下延伸，从而在该P型主体中隔离出一体积，借以形成一P井结构；具有相对两长边的一栅极座，其中该栅极座的一端延伸跨过该P井结构而到达该栅极座的一另一端；一介电层位于该栅极座与该顶面间；一N型区域位于该P井结构中，且该N型区域邻接于该栅极座的这些长边，其中该N型区域具有一源极、以及相对于该源极的一漏极，并且该源极与该漏极位于该栅极座的这些长边的相对两侧；以及一P型区域位于该N型区域的一侧，并且包围住该栅极座的该另一端，其中该P型区域在该P井结构与该栅极座间形成一穿隧连接。
2.根据权利要求1所述的N型穿隧偏压金属氧化物半导体晶体管，其特征在于，上述的P型主体由一部分空乏绝缘层上覆硅基材所构成，并且该N型穿隧偏压金属氧化物半导体晶体管，还具有一第二绝缘区域位于该P型主体中并与该顶面具有一距离，其中该第二绝缘区域位于该第一绝缘区域下并与该第一绝缘区域连接，并且该P井结构位于该第二绝缘区域上。
3.根据权利要求1所述的N型穿隧偏压金属氧化物半导体晶体管，其特征在于，上述的P型主体由一本体基材所构成，并且该N型穿隧偏压金属氧化物半导体晶体管，还具有一浮动N型深井结构位于该P型主体中，其中该浮动N型深井结构位于该第一绝缘区域所隔离的该体积中，并与该第一绝缘区域连结，并且位于该P井结构下。
4.根据权利要求1所述的N型穿隧偏压金属氧化物半导体晶体管，其特征在于，上述的P型区域具有数个受体离子，而这些受体离子的浓度介于每平方厘米1019个离子至每平方厘米1020个离子之间。
5.一种P型穿隧偏压金属氧化物半导体晶体管，其特征在于，至少包括一N型主体，其中该N型主体具有一顶面；一第一绝缘区域位于该N型主体中并由该顶面向下延伸，从而在该N型主体中隔离出一体积，借以形成一N井结构；具有相对两长边的一栅极座，其中该栅极座的一端延伸跨过该N井结构而到达该栅极座的一另一端；一介电层位于该栅极座与该顶面间；一P型区域位于该N井结构中，并且该P型区域邻接于该栅极座的这些长边，其中该P型区域具有一源极、以及相对于该源极的一漏极，并且该源极与该漏极位于该栅极座的这些长边的相对两侧；以及一N型区域位于该P型区域的一侧，并且包围住该栅极座的该另一端，其中该N型区域在该N井结构与该栅极座间形成一穿隧连接。
6.根据权利要求5所述的P型穿隧偏压金属氧化物半导体晶体管，其特征在于，上述的N型主体由一绝缘层上覆硅基材所构成，并且该P型穿隧偏压金属氧化物半导体晶体管，还具有一第二绝缘区域位于该N型主体中并与该顶面具有一距离，其中该第二绝缘区域位于该第一绝缘区域下并与该第一绝缘区域连接，并且该N井结构位于该第二绝缘区域上。
7.根据权利要求5所述的P型穿隧偏压金属氧化物半导体晶体管，其特征在于，上述的N型主体由一本体基材所构成，并且该P型穿隧偏压金属氧化物半导体晶体管，还具有一浮动P型深井结构位于该N型主体中，其中该浮动P型深井结构位于该第一绝缘区域所隔离的该体积中，并与该第一绝缘区域连结，并且位于该N井结构下。
8.根据权利要求5所述的P型穿隧偏压金属氧化物半导体晶体管，其特征在于，上述的N型区域具有数个施体离子，而这些施体离子的浓度介于每平方厘米1019个离子至每平方厘米1020个离子之间。
9.一种N型穿隧偏压金属氧化物半导体晶体管的制造方法，其特征在于，至少包括提供一P型基材，其中该P型基材具有一顶面；形成一第一绝缘区域，并且该第一绝缘区域由该顶面向下，从而在该P型基材中隔离出一体积，借以形成一P井结构；形成一介电层于该顶面上；形成一栅极座于该介电层上，其中该栅极座具有相对两长边，并且这些长边的一端延伸跨过该P井结构而到达这些长边的一另一端；移除不被该栅极座所覆盖部分的该介电层；植入数个施体离子于一第一区域中，并且该第一区域与这些长边重叠，而借以形成一源极、以及相对于该源极的一漏极，并且该源极与该漏极位于该栅极座的这些长边的相对两侧；以及植入数个受体离子于一第二区域，并且该第二区域与该栅极座的一端重叠，借以在该第二区域中的部分的该P井结构与部分的该栅极座间形成一穿隧连接。
10.一种P型穿隧偏压金属氧化物半导体晶体管的制造方法，其特征在于，至少包括提供一N型基材，其中该N型基材具有一顶面；形成一第一绝缘区域，并且该第一绝缘区域由该顶面向下延伸，从而在该N型基材中隔离出一体积，借以形成一N井结构；形成一介电层于该顶面上；形成一栅极座于该介电层上，其中该栅极座具有相对两长边，并且这些长边的一端延伸跨过该N井结构而到达这些长边的一另一端；移除不被该栅极座所覆盖部分的该介电层；植入数个受体离子于一第一区域中，并且该第一区域与这些长边重叠，而借以形成一源极、以及相对于该源极的一漏极，并且该源极与该漏极位于该栅极座的这些长边的相对两侧；以及植入数个施体离子于一第二区域，并且该第二区域与该栅极座的一端重叠，借以在该第二区域中的部分的该N井结构与部分的该栅极座间形成一穿隧连接。
全文摘要
一种穿隧偏压金属氧化物半导体晶体管(TBMOS)，可应用在传统本体(Bulk)基材或部分空乏绝缘层上覆硅(PD SOI)基材中，用来在栅极与基材之间形成穿隧连接(Tunnel Connection)。本发明所述晶体管中的栅极座具有稍长于一般栅极座的长度，并且在栅极座的一端具有与另一端反相的离子植入区，可允许N型金属氧化物半导体晶体管中的空穴，P型金属氧化物半导体晶体管中的电子，由栅极穿隧到基材中。由于空穴电流可自我限制，因此可应用于操作电压大于0.7伏特的情况，并且可避免现有的晶体管元件具有过大漏电流的缺点。另外，本发明的晶体管结构还可避免N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管之间的串扰(Crosstalk)现象。
文档编号H01L29/66GK1516287SQ03100978
公开日2004年7月28日 申请日期2003年1月8日 优先权日2003年1月8日
发明者杨国男, 詹宜陵, 朱又麟, 陈豪育, 杨富量, 胡正明 申请人:台湾积体电路制造股份有限公司