专利名称：：包含半导体平台结构和导电结的电子器件和所述器件的制作方法
技术领域：
：本发明涉及电子领域，尤其涉及电子半导体器件和相关结构的形成方法。
背景技术：
：激光器是由光子受激发射产生相干单色光束的器件。光子的受激发射也会产生光增益，这使激光器产生的光束具有高的光能。许多材料能够产生激光效应，包括某些高纯度晶体(常见的例子为红宝石)；半导体；某些类型的玻璃；包括二氧化碳、氯气、氩气和氖气的特定气体；以及某些等离子体。最近，激光器在半导体材料中获得进展，从而具有尺寸更小、成本更低、以及通常和半导体器件相关的其它优点。在半导体领域中，光子起着主要作用的器件称为“光子”或“光电子”器件。反过来，光子器件包括发光二极管(LED)、光电探测器、光伏器件、和半导体激光器。半导体激光器和其它激光器类似之处为发射的辐射具有空间和时间相干性。如前所述，激光器辐射具有高度单色性(即带宽窄)，且其产生高度方向性的光束。然而，半导体激光器在许多方面不同于其它激光器。例如，在半导体激光器中，量子跃迁和材料的能带特性相关；半导体激光器可以具有很紧凑的尺寸，可能具有非常窄的有源区和更大的激光束发散；结介质强烈地影响半导体激光器的特性；对于P-N结激光器，通过二极管本身的正向电流注入产生激射行为。总体上说，半导体激光器可以提供通过调整流经器件的电流可以控制的、非常有效的系统。此外，由于半导体激光器具有很短的光子寿命，可将其用于产生高频调制。反过来，这种高频调制的紧凑尺寸和性能使半导体激光器成为光纤通信的重要光源。广义上说，半导体激光器的结构应该提供光学限制以产生可以出现光放大的共振腔，并提供电学限制以产生导致发生受激发射的高电流密度。此外，为了产生激光效应(辐射的受激发射)，该半导体更应该是直接带隙材料而不是间接带隙材料。熟悉半导体特性的人员应该直到，直接带隙材料是这样的一种材料电子从价带到导带的跃迁并不要求改变电子的晶格动量。砷化镓和氮化镓为直接带隙半导体的例子。在间接带隙半导体中存在另一种情况；即，电子在价带和导带之间的跃迁要求改变晶格动量。硅和碳化硅为这种间接半导体的例子。Sze的PhysicsofSemiconductorDevices第二版(1981年)704-742页给出了半导体激光器的理论、结构和工作的有用解释，包括光学和电学限制以及镜反射，这些页在此全部引用作为参考。熟悉诸如LED和激光器的光子器件的人员知道，由给定半导体材料产生的电磁辐射(即光子)的频率是该材料带隙的函数。更小的带隙产生能量更低，波长更长的光子，而带隙更宽的材料产生能量更高，波长更短的光子。例如，一种通常用于激光器的半导体为磷化铝铟镓(AlInGaP)。由于该材料的带隙(实际上为取决于各个出现的元素的摩尔数或原子百分率的带隙范围)，AlInGaP产生的光限于可见光谱的红色部分，即约600至700纳米(nm)。为了产生波长位于光谱的蓝色或紫外部分的光子，可使用带隙相对大的半导体材料。诸如氮化镓(GaN)，三元合金氮化铟镓(InGaN)、氮化铝镓(AlGaN)和氮化铝铟(AlInN)，以及四元合金氮化铝镓铟(AlInGaN)的III族氮化物材料由于其相对大的带隙(GaN室温下带隙为3.36eV)而成为蓝光和紫外激光器的有吸引力的候选材料。因此，已经演示了发射370至420nm范围的光的III族氮化物基激光二极管。许多转让专利或待审查专利等申请讨论光电子器件的设计和制作。例如，美国专利No.6,459,100、6,373,077、6,201,262、6,187,606、5,912,477和5,416,342描述了各种氮化镓基光电子器件的方法和结构。美国专利No.5,838,706描述了低应力氮化物激光二极管结构。已公开的美国申请No.20020093020和20020022290描述了氮化物基光电子器件的外延结构。下述申请中描述了各种金属接触结构和键合方法，包含倒装焊方法名称为“FlipChipBondingofLightEmittingDevicesandLightEmittingDevicesSuitableforFlip-ChipBonding”的已公开美国申请No.20020123164和已公开美国申请No.030045015，名称为“BondingofLightEmittingDiodesHavingShapedSubstratesandColletsforBondingofLightEmittingDiodesHavingShapedSubstrates”的已公开美国申请No.20030042507，以及名称为“LightEmittingDiodesIncludingModificationsforSubmountBondingandManufacturingMethodsTherefor”的已公开美国申请No.20030015721。美国专利No.6,475,889中描述了干法刻蚀方法。名称为“RobustGroupIIILightEmittingDiodeforHighReliabilityinStandardPackagingApplications”的美国申请序号No.08/920,409以及名称为“RobustGroupIIILightEmittingDiodeforHighReliabilityinStandardPackagingApplications”的公开美国专利No.20030025121中描述了氮化物光电子器件的钝化方法。名称为“GroupIIINitrideBasedLightEmittingDiodeStructureswithaQuantumWellandSuperlattice，GroupIIINitrideBasedQuantumWellStructuresandGroupIIINitrideBasedSuperlatticeStructures”的已公开的美国专利申请No.20030006418和名称为“UltravioletLightEmittingDiode”的已公开的美国专利申请No.20030020061中描述了适用于氮化物激光二极管的有源层结构。所有前述专利、专利申请和已公开的专利申请在此全部引用作为参考，如同在此阐述了其全文一样。鉴于上述结构和方法，期望获得具有改善的光束质量、稳定性、电压特性、定向、与/或工作电流特性的另外的结构与/或方法。
发明内容根据本发明的实施例，发光器件包括碳化硅衬底和衬底上的半导体结构。更为特别地，半导体结构可包含平台，该平台具有毗邻衬底的平台底部、与衬底相对的平台表面、以及平台表面和平台底部之间的平台侧壁。此外，该半导体结构毗邻碳化硅衬底可具有第一导电类型，该半导体结构毗邻平台表面可具有第二导电类型，且该半导体结构可具有位于第一和第二导电类型之间的结。而且，该平台可设计成为半导体结构中的发光器件提供电流限制或光学限制中的至少一种。或者，结可位于平台底部和平台表面之间。在另一个可供选择的方式中，半导体结构可包含位于平台底部和碳化硅衬底之间的半导体基层，且结可位于与碳化硅衬底相对的基层表面和碳化硅衬底之间。而且，该半导体结构可包含III-V族半导体材料。根据本发明的更多的实施例，电子器件可包含衬底和衬底上的半导体平台。更为特别地，半导体平台可具有毗邻衬底的平台底部、与衬底相对的平台表面、以及平台表面和平台底部之间的平台侧壁。而且，半导体平台在平台底部和结之间可具有第一导电类型，该结可位于平台底部和平台表面之间，且半导体平台在结和平台表面之间可具有第二导电类型。该结可包含第二导电类型的掺杂开始的物理位置，第一导电类型可以是N型，第二导电类型可以为P型。半导体平台包含诸如III族氮化物半导体材料的III-V族半导体材料。此外，结与平台底部的距离可不大于约5微米，且更为特别地，结与平台底部的距离可不大于0.75微米。而且，结距离平台底部至少约0.05微米，更为特别地，结距离平台底部至少约0.1微米。半导体平台的厚度范围为约0.1微米至5微米。衬底和半导体平台之间可包括半导体基层，且该半导体基层可全部具有第一导电类型。更为特别地，该半导体基层的厚度可不大于约5微米，且半导体基层和半导体平台均可包含III-V族半导体材料。此外，衬底可包含碳化硅。根据本发明的另外的实施例，电子器件可包含衬底、衬底上的半导体基层、和位于与衬底相对的基层表面上的半导体平台。该半导体基层在衬底和结之间可具有第一导电类型，该结可位于衬底和与衬底相对的基层表面之间，且该半导体基层在结和与衬底相对的基层表面之间可具有第二导电类型。该半导体平台可具有与半导体基层相对的平台表面和位于平台表面与基层之间的平台侧壁，且该半导体平台可全部具有第二导电类型。该结可以为第二导电类型的掺杂开始的物理位置，第一导电类型可以是N型，且第二导电类型可以为P型。半导体平台和半导体基层均可包含诸如III族氮化物半导体材料的III-V族半导体材料。结到与衬底相对的基层表面的距离可不大于约0.4微米，更为特别地，结到与衬底相对的基层表面的距离可不大于约0.2微米。此外，结到与衬底相对的基层表面的距离可至少为约0.05微米，更为特别地，结到与衬底相对的基层表面的距离可至少为约0.1微米。而且，半导体平台的厚度可为约0.1微米至5微米，半导体基层的厚度可不大于约5微米。此外，衬底可包含碳化硅。根据本发明的又一实施例，电子器件的形成方法可包括在衬底上形成半导体平台。该半导体平台具有毗邻衬底的平台底部、与衬底相对的平台表面、以及平台表面和平台底部之间的平台侧壁。而且，该半导体平台在平台底部和结之间可具有第一导电类型，结可位于平台底部和平台表面之间，且该半导体平台在结和平台表面之间可具有第二导电类型。该结包含第二导电类型的掺杂开始的物理位置，第一导电类型可以是N型，第二导电类型可以为P型。半导体平台包含诸如III族氮化物半导体材料的III-V族半导体材料。结与平台底部的距离可不大于约5微米，更为特别地，结与平台底部的距离可不大于0.75微米。此外，结距离平台底部可以至少约0.05微米，更为特别地，结距离平台底部可以至少约0.1微米。半导体平台的厚度可以为约0.1微米至5微米。此外，可在衬底和半导体平台之间形成半导体基层，该半导体基层全部具有第一导电类型。更为特别地，形成半导体平台和形成半导体基层可包括在衬底上形成半导体材料层、在半导体材料层上形成掩膜、并刻蚀半导体材料层被掩膜暴露的部分，其中刻蚀深度定义平台的厚度。半导体材料层也包含位于结深度处的结，且其中半导体材料层的刻蚀深度大于结的深度。半导体基层厚度可以不大于约5微米，且半导体基层和半导体平台可以均包含III-V族半导体材料。衬底可包含碳化硅。根据本发明的又一另外实施例，电子器件的形成方法可包括在衬底上形成半导体基层，并形成与衬底相对的基层表面的半导体平台。该半导体基层在衬底和结之间可具有第一导电类型，该结可位于衬底和与衬底相对的基层表面之间，且该半导体基层在结和与衬底相对的基层表面之间可具有第二导电类型。该半导体平台可具有与半导体基层相对的平台表面以及位于平台表面和基层之间的平台侧壁，其中该半导体平台全部具有第二导电类型。该结可包含第二导电类型的掺杂开始的物理位置，第一导电类型可以是N型，第二导电类型可以为P型。半导体平台和半导体基层均可包含诸如III族氮化物半导体材料的III-V族半导体材料。此外，结到与衬底相对的基层表面的距离不大于约0.4微米，更为特别地，结到与衬底相对的基层表面的距离可不大于约0.2微米。结到与衬底相对的基层表面的距离可至少为约0.05微米，更为特别地，结到与衬底相对的基层表面的距离可至少为约0.1微米。半导体平台的厚度可为约0.1微米至5微米。半导体基层的厚度可不大于约5微米，且衬底可包含碳化硅。此外，形成半导体平台和形成半导体基层可包括在衬底上形成半导体材料层、在半导体材料层上形成掩膜、并刻蚀半导体材料层被掩膜暴露的部分，其中刻蚀深度定义平台的厚度。更为特别地，半导体材料层可包含位于结深度处的结，且其中半导体材料层的刻蚀深度可小于结的深度。图1为示出根据本发明实施例的半导体器件的截面视图。图2为示出根据本发明另外的实施例的半导体器件的截面视图。图3为示出根据本发明又一另外实施例的半导体器件的截面视图。具体实施例方式现在将参照附图更全面地描述本发明，附图中示出了本发明的优选实施例。然而，可以以不同的形式实施本发明，本发明不应该被理解为限于这里所提出的实施例。相反，提供这些实施例，目的是使本公开变得彻底和全面，并向本领域的技术人员完整地传达本发明的范围。在附图中，为了清楚起见，放大了各层和区域的厚度。同样应当理解，当一层被称为在另一层或衬底“之上”时，该层可以直接在其它层或衬底上，也可以有中间层。也应当理解，当一个元件被称为与另一个元件“耦合”或“连接”时，该元件可以直接耦合或连接到其它元件，或者也可以存在中间元件。相同数字始终表示相同元件。此外，这里使用诸如“垂直”和“水平”的相对术语用于描述如图所示的相对衬底或基层的关系。应当理解，这些术语旨在包括除了图中所描述的方向之外的不同的器件方向。如图1的截面图所示，根据本发明实施例的半导体器件可包含衬底12和外延半导体结构14，外延半导体结构14包含半导体基层19和基层19的一部分上的半导体平台20。更为具体地，半导体平台20可包含与基层19相对的平台表面20A、平台表面20A和基层19之间的平台侧壁20B、以及毗邻基层的平台底部20C。尽管出于说明的目的在半导体平台20和半导体基层19之间示出了虚线，应当理解，半导体基层19和半导体平台20的相邻部分可包含相同半导体材料，其间没有物理障碍、结、或不连续。该器件也可包含位于半导体基层19上和位于半导体平台20的部分上的钝化层24，其中平台表面20A的部分不被钝化层24覆盖。而且，可在不被钝化层覆盖的平台表面20A的部分上提供第一欧姆接触层26，且可在钝化层24和欧姆接触层26上提供金属覆盖层28。此外，可与半导体结构14相对地在衬底12上提供第二欧姆接触层27，以定义穿过平台20、半导体基层19、和衬底12的电流路径。或者，可在与外延半导体结构14在衬底的同一侧上提供第二欧姆接触层，使得无需电流穿过衬底12。在某些实施例中，衬底12可包括诸如具有例如2H、4H、6H、8H、15R、与/或3C的多型的N型碳化硅；蓝宝石；氮化镓；与/或氮化铝的衬底材料。而且，衬底可以是导电的以提供“垂直”器件，其中“垂直的”电流流过外延半导体结构14和衬底12。或者，衬底12可以是绝缘或者半绝缘的，其中两个接触都设在衬底的同一侧以提供“水平”器件。导电衬底也可以用于“水平”器件。而且，术语衬底定义成包括构成半导体结构114的半导体材料的未图形化部分，并且/或者衬底112和半导体结构114之间可以不存在材料过渡。外延半导体结构14的部分可图形化成半导体平台条，例如，以为半导体激光器器件提供光学与/或电流限制。如图所示，外延半导体结构14只有一部分包含在平台20内。例如，外延半导体结构14包含N型和P型层，且N型层和P型层中的一层或两层的部分可包含在平台20内。根据特定实施例，外延半导体结构14可包含毗邻衬底12的N型层以及与衬底12相对的N型层上的P型层。平台可包含P型层的部分，且不包含N型层的任何部分。或者，平台可包含P型层的全部和N型层的部分(但不是全部)；或者P型层的全部和N型层的全部(使得平台20的侧壁延伸到衬底12)。半导体结构14也可包含N型层和P型层之间的结。例如，该结可以是定义为半导体结构14中P型掺杂开始的物理位置的结构结。由于反应室效应、掺杂剂掺入率、掺杂剂激活率、掺杂剂扩散、与/或其它机制，结构结和实际电子P-N结在半导体结构14中因此可具有不同的位置。外延半导体结构14也可包含在N型层和P型层之间的结处的有源层。该有源层可包含许多不同的结构与/或层与/或其组合。有源层可包括，例如，单量子阱或多量子阱、双异质结构、与/或超晶格。有源层216也可包括促进器件中激射行为的光与/或电流限制层。而且，有源层的部分可包含在与其间的结相邻的N型层与/或P型层内。根据特定实施例，有源层可包含与P型层形成的结附近的N型层内。例如，在衬底12上可形成厚度均匀的外延半导体材料层，且在该外延半导体材料层上形成一层欧姆接触材料。例如，采用相同的刻蚀掩膜、使用不同的刻蚀掩膜、与/或使用剥离技术，选择性地刻蚀接触材料层和外延半导体材料层，可以形成半导体平台20和欧姆接触层26。例如，美国申请No._____(代理人案号No.5308-280)、美国申请No._____(代理人案号No.5308-281)、和美国申请No._____(代理人案号No.5308-282)中讨论了平台、接触层、和钝化层的形成方法，所述申请的公开在此引用作为参考。可以使用诸如反应离子刻蚀(RIE)、电子回旋共振(ECR)等离子体刻蚀、与/或感应耦合等离子体(ICP)刻蚀的干法刻蚀除去外延半导体材料的暴露部分。更具体地，可以使用在具有氯气(Cl2)刻蚀剂的氩气(Ar)环境中的干法刻蚀刻蚀外延半导体层。例如，RIE反应室压力范围为约5至50mTorr且射频功率范围为约200至1000W时，氩气的流量范围为约2至40sccm，氯气流量范围为约5至50sccm。以实例的方式提供这些刻蚀参数，也可使用其它刻蚀参数。而且，可由用于图形化形成基层和平台的半导体层的原始厚度、半导体层内结的原始深度、以及用于形成半导体平台20的刻蚀的深度，确定半导体基层19和半导体平台20的厚度以及导电结和平台底部的距离。根据本发明实施例，平台刻蚀深度(与产生的平台厚度)为约0.1至5微米，且根据另外的实施例可不大于约2.5微米。此外，平台侧壁20B之间的平台表面20A的宽度为约1至3微米，且平台底部20C到衬底的距离Dsubstrate为约0至4.9微米。距离Dsubstrate也是对半导体基层19厚度的度量。此外，平台表面20A可以为P型半导体材料。半导体基层19或半导体平台20中的结的位置可由用于图形化形成基层和平台的半导体层中的导电结的原始深度确定。如果用于形成半导体平台20的刻蚀的刻蚀深度大于半导体层中的结的深度，则该结可包含在产生的半导体平台20内。或者，如果用于形成半导体平台20的刻蚀的刻蚀深度小于半导体层中的结的深度，则该结可包含在半导体基层19内。根据特定实施例，可形成半导体平台20，使得N型层和P型层之间的结构结包含在半导体基层19内，且与平台底部20C的距离不大于约0.4微米，更特别地，该距离不大于约0.2微米。通过在半导体平台20之外的半导体基层19中提供结构结，可改善最终形成的半导体激光器的射束质量、稳定性、和/或电压特性。或者，可以形成半导体平台20，使得N型层和P型层之间的结构结包含在半导体平台20内，并且与平台底部20C的距离不大于约5微米，更为特别地，该距离不大于约0.75微米。通过在半导体平台20中提供结构结，得到的半导体激光器可提供更强的定向与/或改进的工作电流特性。图2中示出了根据本发明特定实施例的半导体器件。如图2所示，该半导体器件可包含衬底112和外延半导体结构114，外延半导体结构114包含半导体基层119和位于基层119一部分上的半导体平台120。更为特别地，半导体平台120可包含与基层119相对的平台表面120A、位于平台表面120A和基层119之间的平台侧壁120B、以及毗邻基层的平台底部120C。尽管出于说明的目的在半导体平台120和半导体基层119之间示出虚线，应当理解，半导体基层119和半导体平台120的相邻部分可包含相同的半导体材料，其间没有物理障碍、结、或不连续。该器件也包含位于半导体基层119上和位于半导体平台120的部分上的钝化层124，其中平台表面120A的部分不被钝化层124覆盖。而且，可在不被钝化层覆盖的平台表面120A的部分上提供第一欧姆接触层126，可以在钝化层124和欧姆接触层126上提供金属覆盖层128。此外，可与半导体结构114相对地在衬底112上提供第二欧姆接触层127，以定义穿过平台120、半导体基层119、和衬底112的电流路径。或者，可与外延半导体结构114在衬底的侧上提供第二欧姆接触层，使得无需电流穿过衬底112。在某些实施例中，衬底112可包括诸如具有例如2H、4H、6H、8H、15R、与/或3C的多型的N型碳化硅；蓝宝石；氮化镓；与/或氮化铝的衬底材料。而且，衬底可以是导电的以提供“垂直”器件，其中“垂直的”电流穿过外延半导体结构114和衬底112。或者，衬底112可以是绝缘或者半绝缘的，其中两个欧姆接触都设在衬底的同一侧上以提供“水平”器件。导电衬底也可以用于“水平”器件。而且，术语衬底定义成包括构成半导体结构114的半导体材料的未图形化部分，并且/或者衬底112和半导体结构114之间可不存在材料过渡。外延半导体结构114的部分可图形化成半导体平台条，例如，以为半导体激光器件提供光学与/或电流限制。如图所示，外延半导体结构114只有一部分包含在平台120内，且外延半导体结构114的其余部分包含在半导体基层119内。更为特别地，外延半导体结构114可包含N型层115，N型层115的全部包含在毗邻衬底112的半导体基层119内。外延半导体结构114也可包含P型层(包含部分117′和117”)，N型层和P型层之间存在结122。如前所述，结122可以是定义为P型掺杂开始位置的结构结。由于反应室效应、掺杂剂掺入率、掺杂剂激活率、掺杂剂扩散、与/或其它机制，结构结和实际电子P-N结在半导体结构114中因此具有不同的位置。如图2所示，P型层的第一部分117’包含在半导体基层119内，且P型层的第二部分117”包含在半导体平台120内。P型层第一部分117’的厚度等于平台底部120C到半导体基层119内结122的距离(记为D’junction)，P型层第二部分117”的厚度(记为T’)等于半导体平台120的厚度。此外，平台底部120C与衬底112之间的距离D’substrate等于半导体基层119的厚度。因此，N型层115的厚度可等于D’substrate减去D’junction。根据特定实施例，可以形成半导体平台120，使得N型层和P型层之间的结122包含在半导体基层119内，且结122与平台底部120C的距离D’junction不大于约0.4微米，更为特别地，该距离不大于约0.2微米。此外，结122可包含在半导体基层119内，且与平台底部120C的距离D’junction至少约0.05微米，更为特别地，结122可包含在半导体基层119内且与平台底部120C的距离D’junction至少约0.1微米。通过提供位于半导体平台120外部的半导体基层119内的结构结，所得的半导体激光器的光束质量、稳定性、与/或电压特性可得到改善。外延半导体结构114也可包含在N型层和P型层之间的结122处的有源层。有源层可包含许多不同的结构与/或层与/或其组合。有源层可包括，例如，单量子阱或多量子阱、双异质结构、与/或超晶格。有源层也可包括促进器件中激射作用的光与/或电流限制层。而且，有源层的部分可包含在与其间的结相邻的N型层与/或P型层内。根据特定实施例，有源层可包含在与P型层形成的结122相邻的N型层115内。例如，可以在衬底112上形成厚度均匀的外延半导体材料层，可在外延半导体材料层上形成欧姆接触材料层。例如，采用相同的刻蚀掩膜、使用不同的刻蚀掩膜、与/或使用剥离技术，选择性地刻蚀接触材料层和外延半导体材料层，可形成半导体平台120和欧姆接触层126。例如，美国申请No._____(代理人案号No.5308-280)、美国申请No._____(代理人案号No.5308-281)、和美国申请No._____(代理人案号No.5308-282)中讨论了平台、接触层、和钝化层的形成方法，所述申请的公开在此引用作为参考。可以使用诸如反应离子刻蚀(RIE)、电子回旋共振(ECR)等离子体刻蚀、与/或感应耦合等离子体(ICP)刻蚀的干法刻蚀除去外延半导体材料的暴露部分。更为特别地，可以使用在具有氯气(Cl2)刻蚀剂的氩气(Ar)环境中的干法刻蚀，刻蚀外延半导体层。例如，RIE反应室压力为约5至50mTorr且射频功率为约200至1000W时，氩气的流量为约2至40sccm，氯气流量为约5至50sccm。以实例的方式提供这些刻蚀参数，也可使用其它刻蚀参数。而且，可由用于图形化形成基层119和平台120的半导体层的原始厚度、半导体层内导电结122的原始深度、以及用于形成半导体平台120的刻蚀的深度，来确定半导体基层119和半导体平台120的厚度以及结122和平台底部120C的距离D’junction。根据本发明实施例，平台刻蚀深度(以及所得的平台厚度T’)可为约0.1至5微米，且根据另外的实施例可不大于约2.5微米。此外，平台侧壁120B之间的平台表面120A的宽度可为约1至3微米，且平台底部120C到衬底的距离Dsubstrate可为约0至4.9微米。距离Dsubstrate也是对半导体基层119厚度的度量。此外，平台表面120A可以为P型半导体材料。半导体基层119中的结122的位置可由用于图形化形成基层和平台的半导体层中结的原始深度(T’+D’junction)和用于形成平台120的刻蚀深度T′确定。特别地，用于形成半导体平台120的刻蚀的刻蚀深度T′可小于半导体层内结的深度，使得结122包含在半导体基层119内。图3中示出了根据本发明另外的实施例的半导体器件。如图3所示，半导体器件可包含衬底212和外延半导体结构214，外延半导体结构214包含半导体基层219和位于基层219一部分上的半导体平台220。更为特别地，半导体平台220可包含与基层219相对的平台表面220A、位于平台表面220A和基层219之间的平台侧壁220B、以及毗邻基层的平台底部220C。尽管出于说明的目的在半导体平台220和半导体基层219之间示出虚线，应当理解，半导体基层219和半导体平台220的相邻部分可包含相同的半导体材料，二者之间没有物理障碍、结、或不连续。该器件也可包含位于半导体基层219上和半导体平台220的部分上的钝化层224，其中平台表面220A的部分不被钝化层224覆盖。而且，可在不被钝化层覆盖的平台表面220A的部分上提供第一欧姆接触层226，且可在钝化层224和欧姆接触层226上提供金属覆盖层228。此外，可与半导体结构214相对地在衬底212上提供第二欧姆接触层227，以定义穿过平台220、半导体基层219、和衬底212的电流路径。或者，可与外延半导体结构214在衬底同一侧上提供第二欧姆接触层，使得无需电流穿过衬底212。在某些实施例中，衬底212可包括诸如具有例如2H、4H、6H、8H、15R、与/或3C的多型的N型碳化硅；蓝宝石；氮化镓；与/或氮化铝的衬底材料。而且，衬底可以是导电的以提供“垂直”器件，其中“垂直的”电流穿过外延半导体结构214和衬底212。或者，衬底112可以是绝缘或者半绝缘的，其中两个接触都设在衬底的同一侧上以提供“水平”器件。导电衬底也可以用于“水平”器件。而且，术语衬底定义成包括构成半导体结构214的半导体材料的未图形化部分，并且/或者衬底112和半导体结构214之间不存在材料过渡。外延半导体结构214的部分可图形化成半导体平台条，例如，以为半导体激光器件提供光学与/或电流限制。如图所示，外延半导体结构214只有一部分包含在平台220内，外延半导体结构214的其余部分包含在半导体基层219内。更为特别地，外延半导体结构214包含P型层217，P型层217全部包含在毗邻衬底212的半导体平台220内。外延半导体结构214也可包含N型层(包含部分215′和215”)，N型层和P型层之间存在结222。如前所述，结222可以是定义为P型掺杂开始位置的结构结。由于反应室效应、掺杂剂掺入率、掺杂剂激活率、掺杂剂扩散、与/或其它机制，结构结和实际电子P-N结在半导体结构114中因此具有不同的位置。如图3所示，N型层的第一部分215’包含在半导体基层219内，N型层的第二部分215”包含在半导体平台220内。N型层第一部分215’的厚度等于平台底部220C到衬底212的距离(记为D”substrate)，且N型层第二部分215”的厚度(记为D”junction)等于平台底部220C到N型层和P型层之间的结的距离。此外，半导体平台的厚度记为T”。因此，P型层217的厚度可等于平台厚度T”减去D”junction。根据特定实施例，可以形成半导体平台220，使得N型层和P型层之间的结222包含在平台220内，且结222与平台底部220C的距离D”junction不大于约5微米，更为特别地，该距离不大于约0.75微米。此外，结222可包含在半导体平台220内，且结222与平台底部220C的距离D’junction至少约0.05微米，更为特别地，结222可包含在半导体平台220内且与平台底部220C的距离D’junction至少约0.1微米。通过提供位于半导体平台220外部的半导体平台220内的结构结，所产生的半导体激光器可提供更强的定向与/或改进的工作电流特性。外延半导体结构214也可包含在N型层和P型层之间的结122处的有源层。有源层可包含多个不同的结构与/或层与/或其组合。有源层可包括，例如，单量子阱或多量子阱、双异质结构、与/或超晶格。有源层也可包括促进器件中激射作用的光与/或电流限制层。而且，有源层的部分可包含在与其间的结相邻的N型层与/或P型层内。根据特定实施例，有源层可包含在与和P型层217形成的结222相邻的N型层第二部分215”内。例如，可以在衬底212上形成厚度均匀的外延半导体材料层，可在该外延半导体材料层上形成欧姆接触材料层。例如，采用相同的刻蚀掩膜、使用不同的刻蚀掩膜、与/或使用剥离技术，选择性地刻蚀接触材料层和外延半导体材料层，可以形成半导体平台220和欧姆接触层226。例如，美国申请No._____(代理人案号No.5308-280)、美国申请No._____(代理人案号No.5308-281)、和美国申请No._____(代理人案号No.5308-282)中讨论了平台、接触层、和钝化层的形成方法，所述申请的公开在此引用作为参考。可以使用诸如反应离子刻蚀(RIE)、电子回旋共振(ECR)等离子体刻蚀、与/或感应耦合等离子体(ICP)刻蚀的干法刻蚀除去外延半导体材料的暴露部分。更为特别地，可以使用在具有氯气(Cl2)刻蚀剂的氩气(Ar)环境中的干法刻蚀，刻蚀外延半导体层。例如，RIE反应室压力为约5至50mTorr且射频功率为约200至1000W时，氩气的流量为约2至40sccm，氯气流量为约5至50sccm。以实例的方式提供这些刻蚀参数，也可使用其它刻蚀参数。而且，可由用于图形化形成基层219和平台220的半导体层的原始厚度、半导体层内结222的原始深度、以及用于形成半导体平台220的刻蚀的深度，来确定半导体基层219和半导体平台220的厚度以及结和平台底部220C的距离D”junction。根据本发明实施例，平台刻蚀深度(以及所得的平台厚度T”)为约0.1至5微米，且根据另外的实施例不大于约2.5微米。此外，平台侧壁220B之间的平台表面220A的宽度为约1至3微米，且平台底部220C到衬底的距离Dsubstrate可为约0至4.9微米。距离Dsubstrate也是对半导体基层219厚度的度量。此外，平台表面220A可以为P型半导体材料。半导体基层219中的结222的位置可由用于图形化形成基层219和平台220的半导体层中结的原始深度(T″-D″junction)和用于形成平台120的刻蚀的深度T″确定。特别地，用于形成半导体平台120的刻蚀的刻蚀深度T″大于半导体层内结的深度，使得结包含在半导体基层219内。所得的半导体器件可提供边缘发射的半导体激光器，其中沿半导体平台条的纵向且平行于衬底发射光。换而言之，沿垂直于上述各图的截面的方向发射光。尽管已经参照诸如激光二极管的发光器件的制作方法讨论了各方法和器件，根据本发明实施例的方法可用于形成其它半导体器件，例如，传统二极管、传统发光二极管、或包含半导体平台的任何其它半导体器件。尽管参照本发明的优选实施例已经特别地示出和讨论了本发明，本领域的技术人员将了解到，在不离开由所附权利要求书及其等效表述所定义的本发明的精神和范围时，可以进行形式和细节上的各种改变。权利要求1.一种发光器件，包括碳化硅衬底；以及衬底上的半导体结构，该半导体结构包含平台，该平台具有毗邻衬底的平台底部、与衬底相对的平台表面、以及平台表面和平台底部之间的平台侧壁，其中该半导体结构在毗邻碳化硅衬底处具有第一导电类型，其中该半导体结构在毗邻平台表面处具有第二导电类型，其中该半导体结构具有位于第一和第二导电类型之间的结，并且其中该平台设计成为半导体结构中的发光器件提供电流限制或光学限制中的至少一种。2.根据权利要求1的发光器件，其中结位于平台底部和平台表面之间。3.根据权利要求2的发光器件，其中结与平台底部的距离不大于约5微米。4.根据权利要求2的发光器件，其中结与平台底部的距离不大于约0.75微米。5.根据权利要求2的发光器件，其中结与平台底部的距离至少为约0.05微米。6.根据权利要求5的发光器件，其中结与平台底部的距离至少为约0.1微米。7.根据权利要求1的发光器件，其中半导体结构包含位于平台底部和碳化硅衬底之间的半导体基层，其中结位于与碳化硅衬底相对的基层表面和碳化硅衬底之间。8.根据权利要求7的发光器件，其中结到与碳化硅衬底相对的基层表面的距离不大于约0.4微米。9.根据权利要求8的发光器件，其中结到与衬底相对的基层表面的距离不大于约0.2微米。10.根据权利要求7的发光器件，其中结到与衬底相对的基层表面的距离至少为约0.05微米。11.根据权利要求10的发光器件，其中结到与衬底相对的基层表面的距离至少为约0.1微米。12.根据权利要求1的发光器件，其中半导体结构包含III-V族半导体材料。13.一种制作发光器件的方法，该方法包括形成碳化硅衬底；以及在衬底上形成半导体结构，该半导体结构包括平台，该平台具有毗邻衬底的平台底部、与衬底相对的平台表面、以及位于平台表面和平台底部之间的平台侧壁，其中该半导体结构在与碳化硅衬底相邻处具有第一导电类型，其中该半导体结构在与平台表面相邻处具有第二导电类型，其中该半导体结构具有位于第一和第二导电类型之间的结，并且其中该平台设计成为半导体结构中的发光器件提供电流限制或光学限制中的至少一种。14.根据权利要求13的方法，其中结位于平台底部和平台表面之间。15.根据权利要求14的方法，其中结与平台底部的距离不大于约5微米。16.根据权利要求14的方法，其中结与平台底部的距离不大于约0.75微米。17.根据权利要求14的方法，其中结与平台底部的距离至少为约0.05微米。18.根据权利要求17的方法，其中结与平台底部的距离至少为约0.1微米。19.根据权利要求13的方法，其中半导体结构包含位于平台底部和碳化硅衬底之间的半导体基层，其中结位于与碳化硅衬底相对的基层表面和碳化硅衬底之间。20.根据权利要求19的方法，其中结到与碳化硅衬底相对的基层表面的距离不大于约0.4微米。21.根据权利要求20的方法，其中结到与衬底相对的基层表面的距离不大于约0.2微米。22.根据权利要求19的方法，其中结到与衬底相对的基层表面的距离至少为约0.05微米。23.根据权利要求22的方法，其中结到与衬底相对的基层表面的距离至少为约0.1微米。24.根据权利要求13的方法，其中半导体结构包含III-V族半导体材料。25.一种电子器件，包含衬底；以及衬底上的半导体平台，该半导体平台具有毗邻衬底的平台底部、与衬底相对的平台表面、以及位于平台表面和平台底部之间的平台侧壁，其中该半导体平台在平台底部和结之间具有第一导电类型，其中该结位于平台底部和平台表面之间，且其中该半导体平台在该结和平台表面之间具有第二导电类型。26.根据权利要求25的电子器件，其中半导体平台设计成为半导体平台内发光器件提供光学限制或电流限制中的至少一种。27.根据权利要求25的电子器件，其中衬底包含碳化硅衬底。28.根据权利要求25的电子器件，其中结包含第二导电类型的掺杂开始的物理位置。29.根据权利要求25的电子器件，其中第一导电类型包含N型，且其中第二导电类型包含P型。30.根据权利要求25的电子器件，其中半导体平台包含III-V族半导体材料。31.根据权利要求30的电子器件，其中半导体平台包含III族氮化物半导体材料。32.根据权利要求25的电子器件，其中结与平台底部的距离不大于约5微米。33.根据权利要求32的电子器件，其中结与平台底部的距离不大于约0.75微米。34.根据权利要求25的电子器件，其中结与平台底部的距离至少为0.05微米。35.根据权利要求34的电子器件，其中结与平台底部的距离至少为0.1微米。36.根据权利要求25的电子器件，其中半导体平台的厚度为约0.1微米至5微米。37.根据权利要求25的电子器件，进一步包含位于衬底和半导体平台之间的半导体基层，其中该半导体基层全部为第一导电类型。38.根据权利要求37的电子器件，其中半导体基层的厚度不大于约5微米。39.根据权利要求37的电子器件，其中半导体基层和半导体平台均包含III-V族半导体材料。40.根据权利要求25的电子器件，其中衬底包含导电材料。41.根据权利要求40的电子器件，其中衬底包含导电的半导体材料。42.根据权利要求41的电子器件，其中导电的半导体材料包含氮化镓与/或碳化硅中的至少一种。43.一种电子器件，包含衬底；衬底上的半导体基层，其中该半导体基层在衬底和结之间具有第一导电类型，其中该结位于衬底和与衬底相对的基层表面之间，且其中该半导体基层在该结和与衬底相对的基层表面之间具有第二导电类型；以及与衬底相对的基层表面上的半导体平台，该半导体平台具有与半导体基层相对的平台表面以及平台表面和基层之间的平台侧壁，其中该半导体平台全部为第二导电类型。44.根据权利要求43的电子器件，其中半导体平台设计成为半导体平台和半导体基层内的发光器件提供光学限制或电流限制中的至少一种。45.根据权利要求43的电子器件，其中衬底包含碳化硅衬底。46.根据权利要求43的电子器件，其中结包含第二导电类型的掺杂开始的物理位置。47.根据权利要求43的电子器件，其中第一导电类型包含N型，且其中第二导电类型包含P型。48.根据权利要求43的电子器件，其中半导体平台和半导体基层均包含III-V族半导体材料。49.根据权利要求43的电子器件，其中半导体平台和半导体基层均包含III族氮化物半导体材料。50.根据权利要求43的电子器件，其中结到与衬底相对的基层表面的距离不大于约0.4微米。51.根据权利要求43的电子器件，其中结到与衬底相对的基层表面的距离不大于约0.2微米。52.根据权利要求43的电子器件，其中结到与衬底相对的基层表面的距离至少为约0.05微米。53.根据权利要求52的电子器件，其中结到与衬底相对的基层表面的距离至少为约0.1微米。54.根据权利要求43的电子器件，其中半导体平台的厚度为约0.1微米至5微米。55.根据权利要求43的电子器件，其中半导体基层的厚度不大于约5微米。56.根据权利要求43的电子器件，其中衬底包含导电材料。57.根据权利要求56的电子器件，其中衬底包含导电的半导体材料。58.根据权利要求57的电子器件，其中导电的半导体材料包含氮化镓与/或碳化硅中的至少一种。59.一种制作电子器件的方法，该方法包括在衬底上形成半导体平台，该半导体平台具有毗邻衬底的平台底部、与衬底相对的平台表面、以及位于平台表面和平台底部之间的平台侧壁，其中该半导体平台在平台底部和结之间具有第一导电类型，其中结位于平台底部和平台表面之间，且其中该半导体平台在结和平台表面之间具有第二导电类型。60.根据权利要求59的方法，其中半导体平台设计成为半导体平台内的发光器件提供光学限制或电流限制中的至少一种。61.根据权利要求59的方法，其中衬底包含碳化硅衬底。62.根据权利要求59的方法，其中结包含第二导电类型掺杂开始的物理位置。63.根据权利要求59的方法，其中第一导电类型包含N型，且其中第二导电类型包含P型。64.根据权利要求59的方法，其中半导体平台包含III-V族半导体材料。65.根据权利要求64的方法，其中半导体平台包含III族氮化物半导体材料。66.根据权利要求59的方法，其中结与平台底部的距离不大于约5微米。67.根据权利要求59的方法，其中结与平台底部的距离不大于约0.75微米。68.根据权利要求59的方法，其中结与平台底部的距离至少为0.05微米。69.根据权利要求63的方法，其中结与平台底部的距离至少为0.1微米。70.根据权利要求59的方法，其中半导体平台的厚度为约0.1微米至5微米。71.根据权利要求59的方法，其中形成半导体平台包含在衬底上形成半导体材料层、在半导体材料层上形成掩膜、以及刻蚀被掩膜暴露的半导体材料层的部分，其中刻蚀深度定义平台厚度。72.根据权利要求59的方法，进一步包含形成位于衬底和半导体平台之间的半导体基层，其中该半导体基层全部为第一导电类型。73.根据权利要求72的方法，其中形成半导体平台和形成半导体基层包含在衬底上形成半导体材料层、在半导体材料层上形成掩膜、以及刻蚀被掩膜暴露的半导体材料层的部分，其中刻蚀深度定义平台厚度。74.根据权利要求73的方法，其中半导体材料层包含位于结深度处的结，且其中半导体材料层的刻蚀深度大于结深度。75.根据权利要求72的方法，其中半导体基层的厚度不大于约5微米。76.根据权利要求72的方法，其中半导体基层和半导体平台均包含III-V族半导体材料。77.根据权利要求59的方法，其中衬底包含碳化硅。78.一种制作电子器件的方法，该方法包括在衬底上形成半导体基层，其中该半导体基层在衬底和结之间具有第一导电类型，其中结位于衬底和与衬底相对的基层表面之间，且其中该半导体基层在结和与衬底相对的基层表面之间具有第二导电类型；以及在与衬底相对的基层表面上形成半导体平台，该半导体平台具有与半导体基层相对的平台表面以及位于平台表面和基层之间的平台侧壁，其中该半导体平台全部是第二导电类型。79.根据权利要求78的方法，其中半导体平台设计成为半导体基层和半导体平台内的发光器件提供光学限制或电流限制中的至少一种。80.根据权利要求78的方法，其中衬底包含碳化硅衬底。81.根据权利要求78的方法，其中结包含第二导电类型掺杂开始的物理位置。82.根据权利要求78的方法，其中第一导电类型包含N型，且其中第二导电类型包含P型。83.根据权利要求78的方法，其中半导体平台和半导体基层包含III-V族半导体材料。84.根据权利要求83的方法，其中半导体平台和半导体基层均包含III族氮化物半导体材料。85.根据权利要求78的方法，其中结到与衬底相对的基层表面的距离不大于约0.4微米。86.根据权利要求78的方法，其中结到与衬底相对的基层表面的距离不大于约0.2微米。87.根据权利要求78的方法，其中结到与衬底相对的基层表面的距离至少为约0.05微米。88.根据权利要求87的方法，其中结到与衬底相对的基层表面的距离至少为约0.1微米。89.根据权利要求78的方法，其中半导体平台的厚度为约0.1微米至5微米。90.根据权利要求78的方法，其中半导体基层的厚度不大于约5微米。91.根据权利要求78的方法，其中衬底包含碳化硅。92.根据权利要求78的方法，其中形成半导体平台和形成半导体基层包含在衬底上形成半导体材料层、在半导体材料层上形成掩膜、以及刻蚀被掩膜暴露的半导体材料层的部分，其中刻蚀深度定义平台厚度。93.根据权利要求92的方法，其中半导体材料层包含位于结深度处的结，且其中半导体材料层的刻蚀深度小于结深度。全文摘要一种电子器件，包含衬底和衬底上的半导体平台。所述器件平台具有毗邻衬底的平台底部、与衬底相对的平台表面、以及位于平台表面和平台底部之间的平台侧壁。此外，该半导体平台在平台底部和结之间具有第一导电类型，该结位于平台底部和平台表面之间，且该半导体平台在该结和平台表面之间具有第二导电类型。此外也讨论了相关的制造方法。文档编号H01S5/227GK1729582SQ200380107070公开日2006年2月1日申请日期2003年12月18日优先权日2002年12月20日发明者M·J·伯格曼恩,D·T·埃梅森,A·C·阿巴雷,K·W·哈伯雷恩申请人:克里公司