专利名称：用测试结构制作半导体元件的方法
技术领域：
本发明涉及到半导体衬底中至少一个半导体元件的制作的测试。
美国专利6054721公开了一种在半导体元件制造过程中，用制作在同一个半导体晶片上的预定测试结构，在半导体晶片上制作半导体元件的方法。为了检测半导体晶片上多个层中的导电结构之间的不希望有的连接，现有技术公开了一种在测试结构中制作指状层的方法，此测试结构包含多个导电层，这些导电层与在待要制作的半导体元件中的具有彼此相同的距离和取向。测试结构中的导电层被设计成能够容易地连接到用来将电压馈送到导电层的测试装置，以便测试它们之间不希望有的短路。若测试结构显示出不希望有的电学短路，则同一个半导体晶片上的半导体元件很可能也将显示出相似的不希望有的短路。
在当前0.18微米(及更小)的技术中，这一现有技术文件提供的测试结构不再足够。对于在CMOS 0.18微米(及更小)技术的生产过程中检测缺陷的改进的方法，存在着需求。
因此，本发明提供了一种在半导体衬底中至少制作一个半导体元件的方法，此半导体元件具有多个单元类型，此方法包含-在半导体衬底上制作至少一个测试结构，该测试结构包含单元类型与所述多个单元类型中的一个或多个相似的预定数目的测试单元；-所述单元类型中的每一个至少具有在使用过程中要连接到预定电压源的第一和第二局部互连层结构、用来将控制电压分别提供给第一和第二电子元件结构的多个第一和第二多晶硅层结构；-在测试结构中彼此连接所有的多个第一多晶硅层结构，以提供互连的第一多晶硅层结构，并在测试结构中彼此连接所有的多个第二多晶硅层结构，以提供互连的第二多晶硅层结构；-将预定的测试电压分别提供给第一和第二局部互连层结构以及互连的第一和第二多晶硅层结构；对测试电压引起的电流进行测量，以便确定制作错误。
借助于在测试结构中彼此互连所有的第一多晶硅层结构以及彼此互连所有的第二多晶硅层结构，就在测试结构中基本上存在着4种不同的导电结构。然后，借助于将具有不同的预定值的电压提供在此4种导电结构之间，就能够容易地确定几种潜在的电学短路或漏电流。若测试结构显示出这种不希望有的短路或泄漏电流，则可以假定半导体元件也显示出这些种缺陷。
优选测试电压被选择成至少可以确定下列制作错误之一-第一和第二多晶硅层结构之间的一个或多个电学短路；-至少第一和第二局部互连层结构之一与至少第一和第二多晶硅层结构之一之间的一个或多个电学短路；-n栅氧化物漏电流；-p栅氧化物漏电流。
本发明还涉及到一种包含至少一个半导体元件的和至少一个测试结构半导体衬底，此半导体元件具有多个单元类型，且所述测试结构包含单元类型与所述多个单元类型中的一个或多个相似的预定数目的测试单元，所述单元类型中的每一个至少具有在使用过程中待要连接到预定电压源的第一和第二局部互连层结构、用来将控制电压分别提供给第一和第二电子元件结构的多个第一和第二多晶硅层结构，在该测试结构中彼此连接所有的多个第一多晶硅层结构，以便提供互连的第一多晶硅层结构，并在该测试结构中彼此连接所有的多个第二多晶硅层结构，以便提供互连的第二多晶硅层结构。
最后，本发明涉及到包含这种衬底的半导体器件。
下面参照附图来描述本发明，这些附图仅仅是为了解释本发明而不是限制本发明的范围，本发明的范围仅仅由所附权利要求的范围来限制。
图1示意地示出了半导体元件制作过程中的晶片以及晶片上的多个标准格(reticle)；图2示意地示出了图1中的标准格之一；图3示意地示出了测试结构的方框图；图4示意地示出了测试结构中的YEM单元的局部俯视图；图5a示意地示出了待要测试的半导体元件中的4晶体管构造的俯视图；图5b示意地示出了用来测试图5a的4晶体管结构的YEM结构中的4晶体管单元的俯视图；图6a和6b分别示出了图5a和5b所示结构的等效电路；图7示出了图6b的等效电路的两个晶体管的示意横剖面。
图1非常示意地示出了由例如硅或本技术领域熟练人员所知的任何其它可用的半导体材料的半导体材料形成的圆形晶片1。此晶片的直径例如是200mm。
在晶片1上制作半导体元件期间，多个标准格2被制作在晶片1上。例如有50个这样的标准格2。如本技术领域熟练人员所知，标准格2可以具有正方形形状。每个标准格2包含相同的半导体元件。如本技术领域熟练人员所知，在制作半导体元件之后，各个标准格2被彼此锯开。
图2示出了标准格2的一个例子。标准格2包含多个半导体元件4。图2示出了两个这种半导体元件4，但可以有更多这样的半导体元件4。切割线7示出了标准格2将与其邻格分离的位置。
如本领域技术人员所知，标准格2与其邻格分离的区域6可以配备有非常小的产品特性描述模块PCM。这些PCM包含测试结构，所述测试结构提供了对半导体元件4的生产工艺进行特性描述的有限可能性。
标准格2还可以包含一个或多个工艺评估模块PEM 3。这种PEM3也是现有技术所知的，并被用来测量工艺参数以及用于工艺开发的数据。
标准格2还包含至少一个成品率评估模块YEM 5。YEMs也是现有技术所知的，并被用于成品率验证。考虑到例如4平方厘米的有限的标准格表面，可利用的这些YEM的数量有限。
本发明涉及到用于测试的改进的YEM结构。
图3示出了可以如何根据本发明来设计YEM 5。例如，YEM 5包含16种不同的单元结构5(1)、...、5(16)。每个单元5(i)包含多个结构与待要测试的半导体元件4相同的半导体元件，其中i＝1、...、16。图3示出了这些单元5(i)被排列成8列2行。但在其它安排中，可以提供其它数目的单元。
已经发现，在大多数情况下，有限数目的单元(例如在图3的例子中是16)可能已经代表了半导体元件4中非常大数目的电学元件。例如，下面的表格表明，在半导体元件4中DSP区(DSP是数字信号处理)内具有最高数目的电学元件的16个单元，可以占据半导体元件4中由DSP区覆盖的总面积的大约70％。因此，设计具有16个单元的YEM 5使得所述单元具有与半导体元件4中的电学元件相似的电学元件，得到代表半导体元件4中大多数电学元件的测试结构。
图4示出了根据本发明的示例性YEM单元部分的俯视图。此YEM结构包含以预定方式互连以便能够执行所希望的电学测试的多个电学元件。
图4示出了单元结构顶上同一个金属层的4个金属线/连接16(1)、16(2)、16(3)、16(4)。在金属线16(1)、...、16(4)下，提供有几个局部互连层(LIL)结构10。如本技术领域熟练人员所知，这些局部互连层通常由其顶部具有硅化物层的多晶硅、或金属制成。
在金属线16(1)、...、16(4)下方的层中，通常提供有多晶硅层12，以将晶体管的栅连接到控制电压来控制晶体管的工作。在本结构中，至少有2组不同的多晶硅层，其中，一个组的部分不允许表现出与另一组的部分电学短路。
该测试结构还包含源和漏区18。
用参考数字14来表示金属线16(1)、...、16(4)与下方多晶硅层12和LIL 10之间的电学接触。
此YEM单元的结构相似于但不等同于半导体元件4中使用的相关单元结构。下面参照图5a和5b来进一步解释这一点。根据本发明，在YEM结构中，多晶硅结构12、LIL结构10、以及源和漏区18等于半导体元件4中原来各电学元件中各个相同的区域。仅仅变更了金属线16(1)、...、16(4)及它们与下方结构的连接，以便提供容易的测试环境。
图5a示出了半导体元件4原来的4晶体管单元。图5b以放大尺寸示出了图4的一部分，反映了图5a原来的结构在YEM单元中如何被修改。与图4相同的的参考数字表示相同的区域。故图5a示出了一种结构，其潜在的制作错误将不借助于测试图5a本身的结构来确定，而是如下面进一步解释的那样，借助于测试已经相对于图5a被改变了的5b的结构来确定。图5a表明原来的结构与图5b的修改结构相比，包含了其它的金属线，此处标记为15(1)、...、15(5)。例如，在图5a中，金属线15(5)被连接到LIL 10(2)(且通常还连接到地)，而在图5b中，相应的金属线16(4)被另外连接到晶体管之一的漏极。其它金属线15(1)、...、15(4)与图5b中相应的金属线16(1)、...、16(3)相比也具有其它的区域和连接。例如，图5a中的金属线15(1)被连接到LIL 10(1)和源/漏区18二者，而在图5b中，金属线16(1)仅仅被连接到LIL 10(1)。
金属线16(1)要被连接到第一电源电压，而金属线16(4)要被连接到第二电源电压。
图5a和5b表明，在4晶体管单元安排中，存在着两种不同的多晶硅线12(1)和12(2)。区域18(1)和18(2)限定了4个晶体管的源和漏区。
金属线16(2)被用来互连整个单元中所有的多晶硅层结构12(2)，而金属线16(3)被用来互连整个单元中所有的多晶硅层结构12(1)。
图6a示出了图5a所示结构的等效电路。它包含4个晶体管T1、T2、T3、T4。所有晶体管都是MOS晶体管。晶体管T1和T2是PMOS晶体管，而晶体管T3和T4是NMOS晶体管。晶体管T1和T2的源极连接到电源线Vdd，例如1.8V。晶体管T1和T2的漏极彼此连接，并提供输出Outp Z。
晶体管T1和T2的漏极还被连接到晶体管T3的源极。晶体管T3的漏极D被连接到晶体管T4的源极S。晶体管T4的漏极D被连接到电源电压Vss，例如地电平0V。
晶体管T1和T3的栅极被连接到公共输入线Inp A。晶体管T2和T4的栅极被连接到输入线Inp B。
图6b示出了图5b所示结构的等效电路。其也示出了以稍许不同于图6a结构的方式排列的4晶体管单元。图6b示出4晶体管单元被排列成两个CMOS结构。晶体管T5和T6被排列成第一CMOS结构，它们的栅极被一起连接到多晶硅线12(1)，在图6b中也用“pol1”表示。
晶体管T7和T8被排列成第二CMOS结构，它们的栅极被连接到第二多晶硅线12(2)，在图6b中也用“pol2”表示。
而且，图6b示出了区域16(1)、16(4)、18(1)、18(2)如何对应于等效电路的电学连接。
虽然图6b的等效电路不同于图6a所示半导体元件4中电子元件的电子电路，但LIL 10、多晶硅12、以及源和漏区18的基本结构在YEM结构中具有相同的相对位置。仅仅它们在YEM结构中被金属线16(1)、...、16(4)互连的方式不同，使得能够执行容易的测试测量。
图5b的安排使得例如能够如下面表格所示进行YEM结构中的下列测量。
其中polpol短路是YEM结构中pol1与pol2结构之间的电学短路；polLIL短路是pol1和pol2结构中的一个或多个与LIL1和LIL2以及LIL结构中的一个或多个之间的电学短路(参见图6b)；Nmost漏电流是通过Nmost T6和T8的漏电流(参见图6b)；Pmost漏电流是Pmost T5和T7中的漏电流(参见图6b)。
如施加上面表格所示的电压之后，当各个结构被正确定位时，可能检测不到电流。若检测到(预定阈值水平以上的)电流，则存在着上面所述的错误中的一个或多个。若这些错误存在于YEM结构中，则能够得出结论，很可能在同一个标准格2中的半导体元件4中存在着相似的缺陷。
最后，图7示出了图5a和5b所示电路中的晶体管T5和T6的示意横剖面视图。晶体管T5的源极26经由接触36被连接到lil1线10。晶体管T5包含通过绝缘层(未示出)与Nwell 22分隔的栅极27。晶体管T5包含漏极28。
晶体管T5还包含N+区24，此N+区24经由接触38连接到lil1线10，用来为Nwell 22提供适当偏压。
晶体管T6被直接安置在P衬底20中，并设有漏极30、源极32、以及栅极31。源极32经由接触40被连接到lil2线10。晶体管T6包含经由接触42连接到lil2线10的P+区34，用来为衬底提供适当偏压。
晶体管T5和T6的栅极27和31通过多晶硅线12(1)(pol1)互连。
虽然已经参照4晶体管结构(图5a和图5b)，特别是用CMOS结构作为测试结构(图5b和图6b)描述了本发明，但本发明不局限于单元结构中的这些类型的电学元件。也可以在半导体元件4中和在YEM结构中提供其它的单元类型和电学元件。
而且，本发明决不局限于例如图7中提供的掺杂类型。若有需要，也可以提供其它的掺杂。
权利要求
1.一种在半导体衬底中至少制作一个半导体元件的方法，此半导体元件具有多个单元类型，此方法包含-在所述半导体衬底上制作至少一个测试结构，它包含单元类型与所述多个单元类型中的一个或多个相似的预定数目的测试单元；-所述单元类型中的每一个至少具有在使用过程中要连接到预定电压源的第一和第二局部互连层结构，用来将控制电压分别提供给第一和第二电子元件结构的多个第一和第二多晶硅层结构；-在所述测试结构中彼此连接所有的所述多个所述第一多晶硅层结构，以提供互连的第一多晶硅层结构，并在所述测试结构中彼此连接所有的所述多个所述第二多晶硅层结构，以提供互连的第二多晶硅层结构；-将预定的测试电压分别提供给所述第一和第二局部互连层结构以及提供给所述互连的第一和第二多晶硅层结构；对所述测试电压引起的电流进行测量，以确定制作错误。
2.根据权利要求1的方法，其中，用金属互连结构来彼此连接所述多个所述第一和第二多晶硅层结构。
3.根据权利要求1或2的方法，其中，所述测试结构包含CMOS晶体管。
4.根据前述权利要求中任何一个的方法，其中，所述测试电压被选择成至少可以确定下列制作错误之一-所述第一和第二多晶硅层结构之间的一个或多个电学短路；-至少所述第一和第二局部互连层结构之一与至少所述第一和第二多晶硅层结构之一之间的一个或多个电学短路；-n-栅氧化物漏电流；-p-栅氧化物漏电流。
5.根据前述权利要求中任何一个的方法，其中，所述至少一个半导体元件被置于半导体晶片上的多个标准格之一中。
6.一种半导体衬底，包含至少一个半导体元件，此半导体元件具有多个单元类型，以及至少一个测试结构，所述测试结构包含单元类型与所述多个单元类型中的一个或多个相似的预定数目的测试单元，所述单元类型中的每一个至少具有在使用过程中要连接到预定电压源的第一和第二局部互连层结构，用来将控制电压分别提供给第一和第二电子元件结构的多个第一和第二多晶硅层结构，在所述测试结构中彼此连接所有的所述多个所述第一多晶硅层结构，以提供互连的第一多晶硅层结构，并在所述测试结构中彼此连接所有的所述多个所述第二多晶硅层结构，以提供互连的第二多晶硅层结构。
7.一种包含根据权利要求6的衬底的半导体器件。
全文摘要
借助于在衬底上提供至少一个测试结构而测试衬底上半导体元件的制作，此半导体元件具有多个单元类型，所述测试单元的单元类型与所述多个单元类型中的一个或多个相似，所述单元类型中的每一个至少具有在使用过程中要连接到预定电压源的第一和第二局部互连层结构、用来将控制电压分别提供给第一和第二电子元件结构的多个第一和第二多晶硅层结构，在测试结构中彼此连接所有的多个第一多晶硅层结构，以便提供互连的第一多晶硅层结构，并在测试结构中彼此连接所有的多个第二多晶硅层结构，以便提供互连的第二多晶硅层结构，提供预定的测试电压并对此测试电压引起的电流进行测量，以便确定制作错误。
文档编号H01L21/66GK1729569SQ200380107080
公开日2006年2月1日 申请日期2003年12月5日 优先权日2002年12月20日
发明者P·L·C·西蒙, A·M·范德波尔 申请人:皇家飞利浦电子股份有限公司