专利名称：非挥发性记忆体及其制造方法
技术领域：
本发明涉及一种半导体元件及其制造方法，特别是涉及一种非挥发性记忆体及其制造方法。
背景技术：
在各种非挥发性记忆体(记忆体即为存储介质、内存、存储器，以下均称为记忆体)产品中，具有可进行多次资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点的可电抹除且可程式只读记忆体(EEPROM)，已成为个人电脑和电子设备所广泛采用的一种记忆体元件。
典型的可电抹除且可程式只读记忆体是以掺杂的多晶硅(polysilicon)制作浮置闸极(floating gate)与控制闸极(control gate)。习知技术中，亦有采用电荷陷入层(charge trapping layer)取代多晶硅浮置闸极，此电荷陷入层的材质例如是氮化硅。这种氮化硅电荷陷入层上下通常各有一层氧化硅，而形成氧化硅/氮化硅/氧化硅(oxide-nitride-oxide，简称ONO)复合层。此种元件通称为硅/氧化硅/氮化硅/氧化硅/硅(SONOS)元件。
氮化硅只读记忆体是一种目前业界所习知的非挥发性记忆体。请参阅图1所示，其是由基底100、闸极结构111、源极区102a和汲极区102b以及间隙壁113所构成。其中闸极结构111设置在基底100上，此闸极结构111从基底100起依序为穿隧氧化层101(氧化硅)、电荷陷入层103(氮化硅)、阻挡介电层105(氧化硅)、闸极107(掺杂多晶硅)，而构成硅/氧化硅/氮化硅/氧化硅/硅(SONOS)的结构。
对于上述记忆胞而言，为了使热电子更容易穿隧过穿隧氧化层101进入电荷陷入层103，并陷于电荷陷入层103里，需降低穿隧氧化层101的厚度。然而，要制作出厚度薄的穿隧氧化层101，在制程上有一定的困难度。举例来说，在制作厚度较薄的穿隧氧化层101时，对于厚度均匀性的控制、缺陷密度的调降等是有困难的。而且，穿隧氧化层101的厚度若是过薄，又容易导致漏电流，而影响资料储存的效能，并导致记忆胞的可靠度(reliability)变差。
另外，在上述习知的记忆胞结构中，闸极107的材质为掺杂多晶硅，且阻挡介电层105的材质为氧化硅。此种材质搭配容易产生闸空乏(gatedepletion)现象，在界面形成一个势垒(barrier)，使电流的传递发生困难。另外，掺杂多晶硅的电阻值较高，而且多晶硅内掺杂的硼离子会沿着多晶硅的晶粒边界扩散，穿透阻挡介电层105，而造成所谓硼穿透(boronpenetration)效应。此种硼穿透效应会影响通道的掺质浓度，进而改变记忆胞启始电压(threshold voltage)，而降低记忆胞的稳定性与可靠度。
再者，上述的记忆胞结构在形成间隙壁113时，由于ONO结构与间隙壁113的蚀刻选择性相似，因此，在进行间隙壁113蚀刻时会侵蚀到硅通道，同样也会导致记忆胞的可靠度变差。
除此之外，随着半导体元件积集度(integrity)的增加，非挥发性记忆体亦往单一记忆胞多位元储存的趋势发展。虽然氮化硅只读记忆体因氮化硅层的特性，可以藉由改变闸极与其两侧的源极/汲极区上所施加的电压，在单一的记忆胞之中写入四种状态，为一种单记忆胞二位元(2bits/cell)储存的非挥发性记忆体。然而，同一记忆胞的两个位元彼此会互相影响而产生所谓电子二次注入效应(electron secondary effect)，导致储存的资料无法完全抹除或需要较长的抹除时间的问题，还可能会降低记忆体元件的可靠度。
发明内容
本发明的目的在于，克服现有的非挥发性记忆体存在的缺陷，而提供一种新型结构的非挥发性记忆体，所要解决的技术问题是使其能够在单一记忆胞中储存多位元资料，并可改善阻挡介电层的品质，以及提升记忆胞的闸极耦合率，进而降低操作电压，而达到增进记忆体的效能与提高记忆胞的稳定性与可靠度的效果，从而更加适于实用。
本发明的另一目的在于，提供一种新的非挥发性记忆体的制造方法，所要解决的技术问题是使其在单一记忆胞中可以储存多位元资料，因而得以增加元件的积集度，并且能够避免漏电流的问题，提高记忆胞程式化/抹除效率与可靠度，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。为了达到上述发明目的，依据本发明的一种非挥发性记忆体，此非挥发性记忆体是由基底、金属闸极层、源极区与汲极区、穿隧介电层、电荷陷入层、阻挡介电层以及通道区所构成的。其中，金属闸极层是设置在基底上。源极区与汲极区设置于金属闸极层两侧的基底中。穿隧介电层设置于金属闸极层与基底之间，且穿隧介电层的介电常数大于4。电荷陷入层是设置于穿隧介电层与金属闸极层之间，其中电荷陷入层是由多数个电荷陷入区块所构成，且这些电荷陷入区块是由一沟渠所分隔，而形成电荷陷入区块阵列，电荷陷入区块阵列从源极区至汲极区的方向是为列的方向，每一列包括两个电荷陷入区块，每一行则包括n个(n为正整数)电荷陷入区块。阻挡介电层设置于电荷陷入层与金属闸极层之间，且阻挡介电层填满电荷陷入层中的沟渠。通道区设置于电荷陷入层下方及源极区与汲极区之间的基底中。非挥发性记忆体在未写入资料的状态下，同一列的电荷陷入区块下方的通道区具有相同的启始电压，不同列的电荷陷入区块则具有不同的启使电压。
依照本发明的较佳实施例所述的非挥发性记忆体，其中穿隧介电层的材质例如是氧化铝铪，阻挡介电层的材质例如是氧化铝，金属闸极层的材质例如是氮化硅钽，电荷陷入层的材质例如是氮化硅。
依照本发明的较佳实施例所述的非挥发性记忆体，更可以在金属闸极层上设置导体层，导体层的材质例如是硅化锗。
依照本发明的较佳实施例所述的非挥发性记忆体，更可以在金属闸极层与源极区与汲极区上设置一金属硅化物层，金属硅化物层的材质包括硅化锗镍。
依照本发明的较佳实施例所述的非挥发性记忆体，其中穿隧介电层、电荷陷入层、阻挡介电层以及金属闸极层构成一闸极结构。而且，更可以在闸极结构的侧壁设置一间隙壁。
在上述结构中，电荷陷入层是由多数个电荷陷入区块所构成，且由于不同列的电荷陷入区块具有不同的启始电压，因此可以在单一记忆胞中储存多个位元的资料，而可以提升元件积集度。而且，由于沟渠将电荷陷入层分离成独立的电荷陷入区块(亦即，记忆胞的各个位元彼此分开)，因此还可以避免所谓二次电子注入的问题产生，而可以提升元件可靠度。
此外，本发明因采用高介电常数材料，例如是氧化铝铪，作为记忆胞的穿隧介电层，此种材料形成的薄膜厚度均匀、界面品质佳，且热稳定性高，进而能制作出积集度更高的集成电路。而且，采用高介电常数材料可以减少漏电流的产生，而能够提高程式化/抹除效率。
另外，使用其他材料例如是氧化铝作为阻挡介电层可以提升阻挡介电层的品质，并提高记忆胞的闸极耦合率，而能够降低操作电压，增进记忆胞的效能。还有，以金属闸极层取代传统多晶硅闸极，可以避免硼穿透的问题，并能够增加闸极的导电能力，而提高记忆胞的稳定性与可靠度。除此之外，采用金属材料作为闸极层，亦可以缩小闸极层的厚度，而有利于增加记忆胞的积集度。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。又，为了达到上述发明目的，依据本发明的一种非挥发性记忆体的制造方法，首先提供基底，在基底上形成穿隧介电层。之后，在穿隧介电层上形成电荷陷入层，再图案化电荷陷入层，于电荷陷入层中形成一个沟渠。此沟渠将电荷陷入层分隔成多数个电荷陷入区块，这些电荷陷入区块形成一电荷陷入区块阵列。电荷陷入区块阵列从一位元线至另一位元线的方向是为列的方向，每一列包括两个电荷陷入区块，每一行则包括n个(n为正整数)电荷陷入区块。接着，在电荷陷入层上形成阻挡介电层，阻挡介电层填满电荷陷入层中的沟渠。继而，在阻挡介电层上形成金属闸极层。然后，进行启始电压调整步骤，使不同列的电荷陷入区块下方的通道区具有不同的启始电压。
依照本发明较佳实施例所述的非挥发性记忆体的制造方法，其中穿隧介电层的材质例如是氧化铝铪，其形成方法可以是原子层沉积法(atomiclayer deposition，ALD)。
依照本发明较佳实施例所述的非挥发性记忆体的制造方法，其中形成电荷陷入层的方法例如是低压化学气相沉积法，而形成金属闸极层的方法可以是反应性溅镀法。
依照本发明较佳实施例所述的非挥发性记忆体的制造方法，其中于形成金属闸极层之后，更包括在金属闸极层、源极区与汲极区上形成金属硅化物层，形成金属硅化物层的方法例如是先在基底上形成导体层，之后进行一微影蚀刻制程，移除金属闸极层、源极区与汲极区以外的区域上的导体层。继而在导体层上进行一自行对准硅化物制程。
依照本发明较佳实施例所述的非挥发性记忆体的制造方法，其中穿隧介电层、电荷陷入层、阻挡介电层以及金属闸极层构成一闸极结构。而且，更可以于形成金属闸极层之后，在闸极结构的侧壁形成间隙壁。
本发明利用一个简单的步骤，图案化电荷陷入层，将电荷陷入层分隔成多个电荷陷入区块，不同列的电荷陷入区块下方的通道区具有不同的启始电压，而形成多位元结构。因此可以在单一记忆胞中储存多个位元的资料量，而能够提升元件资料储存量与元件积集度。而且，由于以沟渠将电荷陷入层分离成多个电荷陷入区块(亦即，记忆胞的各个位元彼此分开)，因此还可以避免所谓二次电子注入的问题产生，而可以提升元件可靠度。
此外，本发明因采用高介电常数材料，例如是氧化铝铪，作为记忆胞的穿隧介电层，此种材料形成的薄膜厚度均匀、界面品质佳，且热稳定性高，因而能制作出积集度更高的记忆体。而且，采用高介电常数材料可以减少漏电流的产生，能够提高程式化/抹除效率。
本发明与现有技术相比具有明显的优点和有益效果。经由上述可知，本发明是有关于一种非挥发性记忆体及其制造方法。该非挥发性记忆体，其是由基底、金属闸极层、源极区与汲极区、穿隧介电层、电荷陷入层、阻挡介电层以及通道区所构成。金属闸极层设置在基底上。源极区与汲极区设置于金属闸极层两侧的基底中。穿隧介电层设置于金属闸极层与基底之间。电荷陷入层设置于穿隧介电层与金属闸极层之间，其中电荷陷入层是由多数个电荷陷入区块所构成，且这些电荷陷入区块是由一沟渠所分隔。阻挡介电层设置于电荷陷入层与金属闸极层之间，且填满电荷陷入层中的沟渠。通道区设置于电荷陷入层下方及源极区与汲极区之间的基底中。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1为习知一种记忆胞的结构剖面图。
图2A为本发明一较佳实施例的一种非挥发性记忆体的结构俯视图。
图2B为图2A中沿A-A’线的一种非挥发性记忆体的结构剖面图。
图2C为本发明另一实施例的一种非挥发性记忆体的结构俯视图。
图3A至图3G为依照本发明一实施例的一种非挥发性记忆体的制造流程俯视图。
图4A至图4G为图3A至图3G中沿B-B’线的制造流程剖面图。
100、200基底 102a、202a源极区102b、202b汲极区 101穿隧氧化层103、203电荷陷入层 105、205阻挡介电层107闸极 111、211闸极结构113、213间隙壁 201穿隧介电层204沟渠 203a、203b、203c电荷陷入区块203d、203e电荷陷入区块 203f电荷陷入区块207’金属材料层 207金属闸极层209导体层221金属硅化物层230、230a、230b、230c通道区具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的非挥发性记忆体及其制造方法其具体实施方式
、结构、制造方法、步骤、特征及其功效，详细说明如后。
图2A所绘示为本发明一较佳实施例的一种非挥发性记忆体的结构俯视图。而图2B则是绘示图2A中沿A-A’线的结构剖面图。图2C所绘示为本发明另一较佳实施例的一种非挥发性记忆体的结构俯视图。
请参阅图2A与图2B所示，本发明的非挥发性记忆体是由基底200、金属闸极层207、源极区202a与汲极区202b、穿隧介电层201、电荷陷入层203、阻挡介电层205以及通道区230所构成的。其中，金属闸极层207是设置在基底200上，其材质例如是氮化硅钽。源极区202a与汲极区202b设置于金属闸极层207两侧的基底200中。穿隧介电层201设置于金属闸极层207与基底200之间，且穿隧介电层201的介电常数大于4，其材质例如是氧化铝铪。电荷陷入层203是设置于穿隧介电层201与金属闸极层207之间，其材质例如是氮化硅。当然，电荷陷入层203的材质并不限于氮化硅，也可以是其他能够使电荷陷入于其中的材质，例如钽氧化层、钛酸锶层与铪氧化层等。阻挡介电层205是设置于电荷陷入层203与金属闸极层207之间，其材质例如是氧化铝。通道区230设置在电荷陷入层203下方及源极区202a与汲极区202b之间的基底200中。
其中，电荷陷入层203是由多数个电荷陷入区块所构成，这些电荷陷入区块是由一个沟渠204所分隔，而形成电荷陷入区块阵列，电荷陷入区块阵列从源极区202a至汲极区202b的方向是为列的方向，每一列包括两个电荷陷入区块，每一行则包括数个电荷陷入区块。阻挡介电层205填满电荷陷入层203中的沟渠204。而且，此非挥发性记忆体在未写入资料的状态下，同一列的电荷陷入区块下方的通道区具有相同启始电压，不同列之些电荷陷入区块则具有不同的启使电压。
请参阅图2A所示，在本实施例中是以分成(2×3阵列)六个电荷陷入区块(203a、203b、203c、203d、203e、203f)为例作说明。在未写入资料的状态下，第一列中的电荷陷入区块203a与电荷陷入区块203b下方的通道区230a具有相同的启始电压。第二列中的电荷陷入区块203c与电荷陷入区块203d下方的通道区230b具有相同的启始电压。第三列中的电荷陷入区块203e与电荷陷入区块203f下方的通道区230c具有相同的启始电压。第一列中的电荷陷入区块203a和电荷陷入区块203b下方的通道区230a、第二列中的电荷陷入区块203c和电荷陷入区块203d下方的通道区230b与第三列中的电荷陷入区块203e和电荷陷入区块203f下方的通道区230c各具有不同的启始电压。如此一来，在单一记忆胞中即可储存六个位元的资料，而能够提升元件的积集度。
之后，可以在金属闸极层207上设置导体层209，导体层209的材质例如是硅化锗。另外，还可以在金属闸极层207与源极区202a与汲极区202b上设置金属硅化物层221，金属硅化物层221的材质例如是硅化锗镍。前述的导体层209或金属硅化物层221皆有提高闸极导电能力、降低电阻值的功效，能够提高记忆体的运作速度。
上述的穿隧介电层201、电荷陷入层203、阻挡介电层205以及金属闸极层207构成一闸极结构211。此外，更可以于闸极结构211的侧壁设置一间隙壁213。
在上述结构中，电荷陷入层203中的沟渠204将电荷陷入层203分隔成六个电荷陷入区块(203a、203b、203c、203d、203e、203f)。电荷陷入区块203a和电荷陷入区块203b下方的通道区230a、电荷陷入区块203c和电荷陷入区块203d下方的通道区230b与电荷陷入区块203e和电荷陷入区块203f下方的通道区230c具有不同的启始电压，而形成六位元结构。因此可以在单一记忆胞中储存六个位元的资料量，而可以提升元件积集度。而且，由于沟渠204将电荷陷入层203分离成独立的六个电荷陷入区块(亦即，记忆胞的六个位元彼此分开)，因此还可以避免所谓二次电子注入的问题产生，而可以提升元件可靠度。
以上的结构是以使电荷陷入层203分离成六个电荷陷入区块203a～203f为例作说明。当然，电荷陷入层203也可以分离成四个电荷陷入区块(例如分离成图2C所示的四个电荷陷入区块203a、203b、203c、204d)、六个电荷陷入区块，或多于六个电荷陷入区块，然后再调整不同列的电荷陷入区块下方的通道区具有不同的启始值电压，而形成多位元结构。
此外，本发明因采用高介电常数材料，例如是氧化铝铪，作为记忆胞的穿隧介电层，此种材料形成的薄膜厚度均匀、界面品质佳，且热稳定性高，进而能制作出积集度更高的集成电路。而且，采用高介电常数材料可以减少漏电流的产生，而能够提高程式化/抹除效率。
另外，使用其他材料例如是氧化铝作为阻挡介电层可以提升阻挡介电层的品质，并提高记忆胞的闸极耦合率，而能够降低操作电压，增进记忆胞的效能。还有，以金属闸极层取代传统多晶硅闸极，可以避免硼穿透的问题，并能够增加闸极的导电能力，而提高记忆胞的稳定性与可靠度。除此之外，采用金属材料作为闸极层，亦可以缩小闸极层的厚度，而有利于增加记忆胞的积集度。
接下来说明上述实施例的非挥发性记忆体的制造方法。图3A至图3G所绘示为本发明一种非挥发性记忆体的制造流程俯视图。图4A至图4G是分别绘示图3A至图3G中沿B-B’线的制造流程剖面图。
首先，请参阅图3A与图4A所示，提供基底200，此基底200例如是硅基底。然后，在基底200上形成穿隧介电层201。穿隧介电层201的材质例如是介电常数大于4的绝缘材料，其例如是氧化铝铪。穿隧介电层201的形成方法可以是原子层沉积法。之后，在穿隧介电层201上形成电荷陷入层203，其材质例如是氮化硅，形成的方法例如是低压化学气相沉积法。当然，电荷陷入层203的材质并不限于氮化硅，也可以是其他能够使电荷陷入于其中的材质，例如钽氧化层、钛酸锶层与铪氧化层等。
继而，请参阅图3B与图4B所示，图案化电荷陷入层203，于电荷陷入层203中形成沟渠204。图案化电荷陷入层203的方法例如是先于电荷陷入层203上形成一层图案化光阻层(未绘示)，再以此图案化光阻层为罩幕，蚀刻电荷陷入层203，而形成沟渠204。其中，沟渠204将电荷陷入层203分隔成多数个电荷陷入区块。在本实施例中，是以形成六个电荷陷入区块作说明。当然，电荷陷入层203也可以分离成四个电荷陷入区块、八个电荷陷入区块或多于八个电荷陷入区块的2n个电荷陷入区块(n为大于4的正整数)，其端视元件的设计而定。
接着，请参阅图3C与图4C所示，在电荷陷入层203上形成阻挡介电层205，填满电荷陷入层203中的沟渠204。阻挡介电层205的材质例如是氧化铝，其形成方法例如是化学气相沉积法。
继而，请参阅图3D与图4D所示，在阻挡介电层205上形成一层金属材料层207’。金属材料层207’的材质例如是氮化硅钽，形成方法可以是反应性溅镀法。
接着，请参阅图3E与图4E所示。利用罩幕(未绘示)图案化金属材料层207’，用以定义出金属闸极层207。在定义金属闸极层207的同时，继续以相同的罩幕图案化闸极介电层205、电荷陷入层203与穿隧介电层201而定义出闸极结构211。亦即，闸极结构211是由穿隧介电层201、电荷陷入层203、阻挡介电层205以及金属闸极层207所构成的。在本实施例中，每一记忆胞的电荷陷入层203至少包括由沟渠204所隔开的六个分离的电荷陷入区块203a、203b、203c、203d、203e、203f，其中，电荷陷入区块203a、203b、203c、203d、203e、203f是成一个2×3阵列。当然，电荷陷入层203也可以分离成四个电荷陷入区块(例如分离成图2C所示的四个电荷陷入区块203a、203b、203c、203d)、八个电荷陷入区块或多于八个电荷陷入区块的2n个电荷陷入区块(n为大于4的正整数)，其端视元件的设计而定。
然后，以闸极结构211为罩幕进行离子植入制程，而形成源极区202a与汲极区202b。所植入的离子可以是P型离子或N型离子，其端视所欲形成的元件型态而定。
之后，请参阅图3F与图4F所示，进行一启始电压的调整制程。首先在基底200上形成一层图案化光阻层212，此图案化光阻层212暴露出电荷陷入区块203c、203d上方的金属闸极层207。然后，以图案化光阻层212为罩幕，进行离子植入步骤，而于电荷陷入区块203c、203d下方的通道区230b植入掺质，以调整电荷陷入区块203c、203d下方的通道区230b的启始电压。于是，电荷陷入区块203c、203d下方的通道区230b与电荷陷入区块203a、203b下方的通道区230a具有不同的启始电压。重复上述的方法，可以调整电荷陷入区块203e、203f下方的通道区230c具有另一启使电压。因而，可以形成单一记忆胞六位元结构，储存六位元的资料。
继而，请参阅图3G与图4G所示。于定义出闸极结构211之后，可以在闸极结构211侧壁形成间隙壁213。间隙壁213的材质例如是氧化硅、氮化硅等绝缘材料，其形成方法例如是先形成一层绝缘材料层(未绘示)，进行非等向性蚀刻制程，只留下位于闸极结构211侧壁的绝缘材料层。
此外，还可以于形成金属闸极层207之后，在金属闸极层207上形成导体层209。导体层209的材质例如是硅化锗，其形成方法例如是化学气相沉积法。另外，也可以于形成导体层209之后，在导体层209、源极区202a与汲极区202b上形成金属硅化物层221。金属硅化物层221的材质例如是硅化锗镍，其形成方法例如是先在基底200上形成导体层(未绘示)，之后进行一微影蚀刻制程，移除金属闸极层207、源极区202a与汲极区202b以外的区域上的导体层。继而可以在导体层上进行一自行对准硅化物制程，而形成金属硅化物层221。上述的导体层209或金属硅化物层221皆有提高闸极导电能力、降低电阻值的功效，能够提高记忆体的运作速度。本实施例中是以设置有导体层209与金属硅化物层221为例作说明，但是导体层209或金属硅化物层221的设置是可视实际需要而选择性地设置。
在上述实施例中，本发明藉由图案化电荷陷入层203，于电荷陷入层203中形成沟渠204，而将电荷陷入层203分隔成多数个电荷陷入区块。且于形成阻挡介电层205之时，一并填满此沟渠204，而无须以额外的制程填满此沟渠204。其制程简便，仅需一道光罩，即可将电荷陷入层203分隔成多数个电荷陷入区块，且由于调整不同列的电荷陷入区块具有不同的启始电压，因此可以形成单一记忆胞多位元结构，增加储存资料的位元数。且此一制造方法并不会增加记忆胞的体积，又可以提升元件积集度。而且，由于电荷陷入层203分离成六个独立的区域(亦即，记忆胞的六个位元彼此分开)，因此还可以避免所谓二次电子注入的问题产生。
综上所述，本发明藉由简单的制造方法，图案化电荷陷入层，将电荷陷入层分隔成多个电荷陷入区块而形成多位元结构。而且不同列的电荷陷入区块下方的通道区具有不同的启始电压，因此可以在单一记忆胞中储存多个位元的资料量，而能够提升元件资料储存量与元件积集度。另外，由于以沟渠将电荷陷入层分离成多个电荷陷入区块(亦即，记忆胞的各个位元彼此分开)，因此还可以避免所谓二次电子注入的问题产生，而能够提升元件可靠度。
此外，本发明因采用高介电常数材料，例如是氧化铝铪，作为记忆胞的穿隧介电层，此种材料形成的薄膜厚度均匀、界面品质佳，且热稳定性高，进而能制作出积集度更高的集成电路。此外，采用高介电常数材料可以减少漏电流的产生，而能够提高程式化/抹除效率。
另外，使用其他材料例如是氧化铝作为阻挡介电层可以提升阻挡介电层的品质，并提高记忆胞的闸极耦合率，而能够降低操作电压，增进记忆胞的效能。还有，以金属闸极层取代传统多晶硅闸极，可以避免硼穿透的问题，并能够增加闸极的导电能力，而提高记忆胞的稳定性与可靠度。除此之外，采用金属材料作为闸极层，亦可以缩小闸极层的厚度，而有利于增加记忆胞的积集度。
再者，本发明所使用的电荷陷入层、阻挡介电层与金属闸极层各层的材质对于间隙壁具有较大的蚀刻选择比，因而可以避免于蚀刻间隙壁时会侵蚀硅通道的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种非挥发性记忆体，其特征在于该非挥发性记忆体包括一基底；一金属闸极层，设置在该基底上；一源极区与一汲极区，该源极区与该汲极区设置于该金属闸极层两侧的该基底中；一穿隧介电层，设置于该金属闸极层与该基底之间，该穿隧介电层的介电常数大于4；一电荷陷入层，设置于该穿隧介电层与该金属闸极层之间，其中该电荷陷入层是由多数个电荷陷入区块所构成，且该些电荷陷入区块是由一沟渠所分隔，而形成一电荷陷入区块阵列，该电荷陷入区块阵列从该源极区至该汲极区的方向是为列的方向，每一列包括两个电荷陷入区块，每一行则包括n个(n为正整数)电荷陷入区块；一阻挡介电层，设置于该电荷陷入层与该金属闸极层之间，且该阻挡介电层填满该电荷陷入层中的该些沟渠；以及一通道区，该通道区设置在该电荷陷入层下方及该源极区与该汲极区之间的该基底中，该非挥发性记忆体在未写入资料的状态下，同一列的该些电荷陷入区块下方的该通道区具有相同启始电压，不同列的该些电荷陷入区块则具有不同的启使电压。
2.根据权利要求1所述的非挥发性记忆体，其特征在于其中所述的穿隧介电层的材质包括氧化铝铪。
3.根据权利要求1所述的非挥发性记忆体，其特征在于其中所述的阻挡介电层的材质包括氧化铝。
4.根据权利要求1所述的非挥发性记忆体，其特征在于其中所述的金属闸极层的材质包括氮化硅钽。
5.根据权利要求1所述的非挥发性记忆体，其特征在于其中所述的电荷陷入层的材质包括氮化硅。
6.根据权利要求1所述的非挥发性记忆体，其特征在于更包括一导体层，设置在该金属闸极层上。
7.根据权利要求6所述的非挥发性记忆体，其特征在于其中所述的导体层的材质包括硅化锗。
8.根据权利要求1所述的非挥发性记忆体，其特征在于更包括一金属硅化物层，设置在该金属闸极层与该源极区与该汲极区上。
9.根据权利要求8所述的非挥发性记忆体，其特征在于其中所述的金属硅化物层的材质包括硅化锗镍。
10.根据权利要求1所述的非挥发性记忆体，其特征在于其中所述的穿隧介电层、该电荷陷入层、该阻挡介电层以及该金属闸极层构成一闸极结构。
11.根据权利要求10所述的非挥发性记忆体，其特征在于更包括一间隙壁，设置在该闸极结构的侧壁。
12.一种非挥发性记忆体的制造方法，其特征在于其包括以下步骤提供一基底；在该基底上形成一穿隧介电层；在该穿隧介电层上形成一电荷陷入层；图案化该电荷陷入层，于该电荷陷入层中形成一沟渠，该沟渠将该电荷陷入层分离成多数个电荷陷入区块，该些电荷陷入区块形成一电荷陷入区块阵列，该电荷陷入区块阵列从一位元线至另一位元线的方向是为列的方向，每一列包括两个电荷陷入区块，每一行则包括n个(n为正整数)电荷陷入区块；在该电荷陷入层上形成一阻挡介电层，且该阻挡介电层填满该电荷陷入层中的该沟渠；在该阻挡介电层上形成一金属闸极层；以及进行一启始电压调整步骤，使不同列的该些电荷陷入区块下方的通道区具有不同的启始电压。
13.根据权利要求12所述的非挥发性记忆体的制造方法，其特征在于其中所述的穿隧介电层的材质包括氧化铝铪。
14.根据权利要求12所述的非挥发性记忆体的制造方法，其特征在于其中形成该穿隧介电层的方法包括原子层沉积法(Atomic LayerDeposition，ALD)。
15.根据权利要求12所述的非挥发性记忆体的制造方法，其特征在于其中形成该穿隧介电层的方法包括低压化学气相沉积法。
16.根据权利要求12所述的非挥发性记忆体的制造方法，其特征在于其中形成该金属闸极层的方法包括反应性溅镀法。
17.根据权利要求12所述的非挥发性记忆体的制造方法，其特征在于其中于形成该金属闸极层之后，更包括在该金属闸极层、该源极区与该汲极区上形成一金属硅化物层。
18.根据权利要求17所述的非挥发性记忆体的制造方法，其特征在于其中所述的金属硅化物层的形成方法包括以下步骤在该基底上形成一导体层；进行一微影蚀刻制程，移除该金属闸极层、该源极区与该汲极区以外的区域上的导体层；以及在该导体层上进行一自行对准硅化物制程。
19.根据权利要求12所述的非挥发性记忆体的制造方法，其特征在于其中所述的穿隧介电层、该电荷陷入层、该阻挡介电层以及该金属闸极层构成一闸极结构。
20.根据权利要求19所述的非挥发性记忆体的制造方法，其特征在于更包括于形成该金属闸极层之后，于该闸极结构的侧壁形成一间隙壁。
全文摘要
本发明是有关于一种非挥发性记忆体及其制造方法。该非挥发性记忆体，其是由基底、金属闸极层、源极区与汲极区、穿隧介电层、电荷陷入层、阻挡介电层以及通道区所构成。金属闸极层设置在基底上。源极区与汲极区设置于金属闸极层两侧的基底中。穿隧介电层设置于金属闸极层与基底之间。电荷陷入层设置于穿隧介电层与金属闸极层之间，其中电荷陷入层是由多数个电荷陷入区块所构成，且这些电荷陷入区块是由一沟渠所分隔。阻挡介电层设置于电荷陷入层与金属闸极层之间，且填满电荷陷入层中的沟渠。通道区设置于电荷陷入层下方及源极区与汲极区之间的基底中。
文档编号H01L21/8247GK1838414SQ20051005683
公开日2006年9月27日 申请日期2005年3月22日 优先权日2005年3月22日
发明者张国华 申请人:旺宏电子股份有限公司