专利名称：包括双栅极堆叠结构的集成电路器件及其形成方法
技术领域：
本发明涉及集成电路器件，尤其涉及集成电路器件的栅极结构及其形成方法。
背景技术：
利用多晶硅层栅极以及多晶硅层和下方半导体衬底之间的二氧化硅栅极电电介质制备MOS场效应晶体管的栅极结构，已是众所周知。然而，具有二氧化硅制造的很薄的栅极电介质的MOS场效应晶体管可能会存在令人不能接受的栅极泄漏电流。如果二氧化硅栅极电介质的厚度小于约40埃()，会经过栅极电介质到下方的沟道区发生直接隧穿，这会增大泄漏电流和功耗。
用某些高k电介质材料取代二氧化硅形成栅极电介质可以减小栅极泄漏电流。对于用于栅极介电层的高介电常数(高k或高ε)材料来说，材料的高电容率(ε)一般会造成栅极到沟道间电容的增加。电容一般被表示为C＝εA/tox。据此，具有更高ε的栅极电介质可以允许使用更厚的栅极电介质(即，tox大于40埃)，且可以以更小的泄漏电流提供更大的电容和器件速度。
将高k电介质材料用于集成电路(IC)器件中的栅极介电层的一个潜在的不利在于，高介电常数材料一般比热生长的二氧化硅(SiO2)包含更多数量的体陷阱(bulk trap)和界面陷阱(interface trap)。这些陷阱通常会影响晶体管的阈值电压(Vt)操作。此外，与二氧化硅或氮氧化硅(SiON)栅极电介质相比，可能会引起高的栅极耗尽。此外，与二氧化硅或氮氧化硅栅极电介质结构相比，可能会存在晶体管的偏压温度不稳定性(BTI)特性的劣化和迁移率的劣化。对于晶体管的BTI特性来说，PMOS晶体管的负BTI(NBTI)或NMOS晶体管的正BTI(PBTI)对薄膜质量提供了可靠性的考验。
发明内容
本发明的实施例包括集成电路器件，该集成电路器件包括具有第一掺杂区和第二掺杂区的半导体衬底，该第二掺杂区具有不同于第一掺杂区的掺杂类型。半导体衬底上的栅电极结构在该第一和第二掺杂区之间延伸，且其在第一掺杂区中具有第一高介电常数材料的栅极绝缘层，在该第二掺杂区中具有不同于该第一高介电常数材料的第二高介电常数材料的栅极绝缘层。栅电极在该栅极绝缘层上。
在本发明的某些实施例中，该第一掺杂区包括NMOS器件且该第二掺杂区包括PMOS器件，并且第一高介电常数材料的栅极绝缘层在该NMOS器件的沟道区上且第二高介电常数材料的栅极绝缘层在该PMOS器件的沟道区上。该第一高介电常数材料可以是包括铪、锆和/或钛的金属氧化物，且该第二高介电常数材料可以是包括铝、镧(lanthanium)和/或钇(yittrium)的金属氧化物。该第一高介电常数材料可以是氧化铪、铪硅氧化物、氧化锆、锆硅氧化物、氮氧化铪、铪硅氮氧化物、氮氧化锆和/或锆硅氮氧化物。该第二高介电常数材料可以是氧化铝、铪铝氧化物、氧化镧、铪镧氧化物、锆铝氧化物、氮氧化铝、铪铝氮氧化物、氮氧化镧、铪镧氮氧化物和/或锆铝氮氧化物。该第一高介电材料可以是铪硅氧化物或铪硅氮氧化物且该第二高介电材料可以是铪铝氧化物和/或铪铝氮氧化物。
在本发明的另一些实施例中，该第一和第二栅电极为包括金属层或金属氮化物层和多晶硅层的多层结构。该栅电极结构可以包括在第一和第二掺杂区之间的隔离区之上的栅栏(fence)结构。该栅栏结构可以包括第一或第二高介电常数材料之一所制成的层，该层从半导体衬底延伸至栅电极中。该栅电极结构可以从第一掺杂区中的NMOS器件的沟道区延伸到第二掺杂区中的PMOS器件的沟道区，且该栅电极结构可以包括在NMOS器件的沟道区和PMOS器件的沟道区之间的栅栏结构，该栅栏结构包括第一或第二高介电常数材料之一制成的层，该层从半导体衬底延伸至栅电极中。
在本发明的其他实施例中，集成电路器件包括具有第一掺杂区和第二掺杂区的半导体衬底，该第二掺杂区具有不同于该第一掺杂区的掺杂类型。第一栅电极结构设置在第一掺杂区中的半导体衬底上。该第一栅电极结构包括半导体衬底上的第一栅极绝缘层，该第一栅极绝缘层包括第一高介电常数材料，并且第一栅电极在该第一栅极绝缘层上。第二栅电极结构设置在第二掺杂区中的半导体衬底上。该第二栅电极结构包括半导体衬底上的第二栅极绝缘层，该第二栅极绝缘层包括不同于第一高介电常数材料的第二高介电常数材料，并且第二栅电极在第二栅极绝缘层上。
在本发明的另一些实施例中，该第一掺杂区包括NMOS器件且第二掺杂区包括PMOS器件，并且该第一栅极绝缘层在该NMOS器件的沟道区上且该第二栅极绝缘层在PMOS器件的沟道区上。该第一和第二栅电极结构可以是在NMOS和PMOS器件之间延伸的单电极结构，且该单电极结构可以在具有包括公共栅电极的第一和第二电极的第一和第二掺杂区之间的隔离区上延伸。该单电极结构可以包括隔离区之上的栅栏结构，该栅栏结构包括从半导体衬底延伸至公共栅电极中的第一或第二高介电常数材料之一所制成的层。
在本发明的其他实施例中，形成集成电路器件的方法包括提供包括第一掺杂区和第二掺杂区的半导体衬底。在半导体衬底上形成第一高介电常数材料的第一栅极绝缘层，所述第一栅极绝缘层在第一和第二掺杂区之间延伸。第一栅极导体层形成在第一栅极绝缘层上。去除第二掺杂区中的第一栅极导体层和第一栅极绝缘层。在第一掺杂区中的第一栅极导体层上以及第二掺杂区中的从其上去除第一栅极导体层的半导体衬底上形成第二高介电常数材料的第二栅极绝缘层。在第二栅极绝缘层上形成第二栅极导体层。蚀刻和/或抛光其上具有第二栅极导体层的半导体衬底至一深度，该深度足以去除第一掺杂区中的第二栅极绝缘层，并且在第二栅极导体层上形成第三栅极导体层。
在本发明的另一些实施例中，在形成第一栅极导体层之前先在第一栅极绝缘层上形成金属层，并且去除第二掺杂区中的第一栅极导体层和第一栅极绝缘层包括去除第二掺杂区中的金属层。在形成第二栅极导体层之前先在第二栅极绝缘层上形成金属层。该金属层可以是钼、钛、钽、铪、锆、铝、钨、硅化钽、钽铝、硅化钛、钛铝和/或其氮化物。形成金属层可以包括将该金属层形成为小于约200埃()的厚度。该金属层可以形成为约1埃()和约50之间的厚度。
在本发明的某些实施例中，在形成第一栅极绝缘层之前先在第一和第二掺杂区之间形成隔离区。在形成第一栅极绝缘层之前可以先在半导体衬底上形成中间层(interface layer)，并且形成第一栅极绝缘层可以包括在该中间层上形成第一栅极绝缘层。该第一和第二栅极导体层可以是多晶硅。该第二高介电常数材料可以不同于第一高介电常数材料。
在本发明的其他实施例中，第一掺杂区是p型掺杂区，第二掺杂区是n型掺杂区，并且在延伸于第一和第二掺杂区之间的半导体衬底上形成第一高介电常数材料的第一栅极绝缘层包括淀积金属氧化物并且随后氮化退火所淀积的金属氧化物，所述金属氧化物包括铪、锆或钛中的至少一种。形成第二高介电常数材料的第二栅极绝缘层可以包括淀积金属氧化物并且随后氮化退火所淀积的金属氧化物，所述金属氧化物包括铝、镧或钇中的至少一种。
在本发明的又一些实施例中，n型掺杂的源极和漏极区形成在第一掺杂区中，第一栅电极结构在其间的沟道区上延伸，并且p型掺杂的源极和漏极区形成在第二掺杂区中，第二栅电极结构在其间延伸。蚀刻和/或抛光半导体衬底可以包括将第二栅极导体层抛光至第二栅极绝缘层仍未暴露于第一掺杂区中的深度，然后蚀刻抛光的栅极导体层和第二栅极绝缘层以去除第一掺杂区中的第二栅极绝缘层。去除第一栅极导体层可以进一步包括去除第一掺杂区中的第一栅极导体层，至第一栅极导体层的厚度小于第一和第三栅极导体层或者第二和第三栅极导体层总厚度的一半。
在本发明的其他实施例中，集成电路器件包括半导体衬底，该半导体衬底具有包括NMOS器件的p型掺杂区。半导体衬底上的NMOS器件的栅电极结构具有高介电常数材料的栅极绝缘层，该高介电常数材料是包括铪、锆或钛中的至少一种的金属氧化物。
在本发明的又一些实施例中，集成电路器件包括半导体衬底，该半导体衬底具有包括PMOS器件的n型掺杂区。半导体衬底上的PMOS器件的栅电极结构具有高介电常数材料的栅极绝缘层，该高介电常数材料是包括铝、镧或钇中的至少一种的金属氧化物。
现在将参考附图所示的示例性实施例描述本发明，在附图中图1为示出依据本发明某些实施例的集成电路器件的栅极结构的横截面图；图2为示出依据本发明另一些实施例的集成电路器件的栅极结构的横截面图；图3是示出沿图1器件的宽度方向的结构的截面示意图；图4是示出沿图2器件的宽度方向的结构的截面示意图；
图5为依据本发明某些实施例的集成电路器件的顶部平面图；图6A到6I为示出制造依据本发明某些实施例的集成电路器件的栅极结构的方法的截面图；图7为包括依据本发明某些实施例的栅极结构的晶体管的阈值电压的曲线图；图8A为包括依据本发明某些实施例的栅极结构的NMOS晶体管的迁移率的曲线图；图8B为包括依据本发明某些实施例的栅极结构的PMOS晶体管的迁移率的曲线图；图9A为包括依据本发明某些实施例的栅极结构的NMOS晶体管的偏压温度不稳定性的曲线图；图9B为包括依据本发明某些实施例的栅极结构的PMOS晶体管的偏压温度不稳定性的曲线图；图10A为包括依据本发明某些实施例的栅极结构的NMOS晶体管的C/Cox和电压关系的曲线图；图1OB为包括依据本发明某些实施例的栅极结构的PMOS晶体管的C/Cox和电压关系的曲线图。
具体实施例方式
下文参照附图对本发明做更为充分的描述，附图中示出了本发明的示例性实施例。然而，本发明可以以多种不同的形式实施，而不应被解释为仅限于此处所述的实施例。并且，提供这些实施例是为了使本公开透彻和完整，并且将本发明的范围充分传达给本领域技术人员。附图中，为清晰起见可能会夸大层和区的尺寸和相对尺寸。
应当理解，当称一个元件或一层在另一元件或层“上”、“连接到”或“耦合到”另一元件或层时，它可以直接在、连接到或耦合到另一元件或层上，或者还可以存在插入的元件或层。相反，当称一个元件“直接在”、“直接连接到”或“直接耦合到”另一元件或层上时，不存在插入元件或层。整个说明书中相同的附图标记指代相同的元件。如此处所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。
应当理解，虽然这里可使用术语第一、第二等描述各种元件、组件、区、层和/或部分，但这些元件、组件、区、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区别开。因此，以下讨论的第一元件、组件、区、层或部分可以在不背离本发明精神的前提下称为第二元件、组件、区、层或部分。
为便于描述此处可以使用诸如“在...之下”、“在...下面”、“下(lower)”、“在...之上”、“上(upper)”等等空间相对性术语以描述如图所示的一个元件或部件与另一个(些)元件或部件之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外的使用或操作中的器件的不同取向的。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或部件“之下”或“下面”的元件将会在其他元件或部件的“上方”。这样，示例性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，此处所用的空间相对性描述符做相应解释。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式“一(a)”、“一(an)”和“该(the)”均同时旨在包括复数形式。需要进一步理解的是，术语“包括(comprise)”和/或“包括(comprising)”，当在本说明书中使用时，指定了所述特性、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特性、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。进一步应当理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
这里参照截面图描述本发明的实施例，这些图为本发明理想化实施例的示意图。因而，举例来说，由制造技术和/或公差引起的插图形状的变化是可能发生的。因此，本发明的实施例不应被解释为仅限于此处示出的区的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形的被蚀刻区典型地将具有圆形或曲线的特征。因此，附图所示的区实质上是示意性的，它们的形状并非要展示器件区的精确形状，也并非要限制本发明的范围。
现在将参考图1和2描述本发明的各实施例。图1为示出依据本发明某些实施例的集成电路器件的栅极结构的横截面图。图1的截面截自图5所示的针对PMOS结构的线AA′和图5所示的针对NMOS结构的线CC′的长度方向。如图1所示，半导体衬底130包括其中的隔离区132。该隔离区132可以分隔开集成电路器件的NMOS和PMOS有源区。该隔离区132可以是，例如，深沟槽隔离区。现在参考图1左侧的NMOS区，其示出了晶体管器件，该器件包括n型源极/漏极区138，沟道区在其间延伸。栅极结构137形成在源极/漏极区138之间的沟道区上。图1所示实施例的栅电极结构137包括第一栅极绝缘层或栅极介电层134b。在图1所示实施例的栅极绝缘层134b上形成嵌入金属的多晶硅(metal inserted polysilicon，MIPS)栅电极。该栅电极包括金属(或金属氮化物)栅极导体层135b和图示为第一多晶硅层136b和第二多晶硅层150b的导电多晶硅栅极导体层。多晶硅层可以经掺杂等以连同金属层135b为栅电极提供导电通路。
类似地，对于图1右侧所示的PMOS有源区，在半导体衬底130中形成p型源极/漏极区148，沟道区在其间延伸。栅电极结构147形成在源极/漏极区148之间的沟道区上。该栅电极结构147包括半导体衬底130上的栅极绝缘层或栅极介电层144b。就象前述NMOS侧的结构一样，图1的实施例中所示的PMOS侧的结构包括栅极绝缘层144b上的多层栅电极。图1的PMOS区中的栅电极包括金属(或金属氮化物)层145b和两个栅极导电层，诸如掺杂多晶硅层146c、156b。
对于在掺杂的源极/漏极区138之间延伸的栅电极结构137，栅极绝缘层134b由第一高介电常数材料形成，该第一高介电常数材料可以根据NMOS掺杂区所用的掺杂来选择。在本发明的某些实施例中，对于该PMOS掺杂区中的栅电极结构147，栅极绝缘层144b由不同于第一高介电常数材料的第二高介电常数材料形成。
在本发明的某些实施例中，用于该NMOS栅电极结构的栅极绝缘层134b的高介电常数材料包括铪、锆或钛中的一种或多种，且用于PMOS器件的栅极绝缘层144b的第二高介电常数材料为包括铝、镧或钇中的一种或多种的金属氧化物。在本发明的某些实施例中，该第一高介电常数材料包括氧化铪、铪硅氧化物、氧化锆、锆硅氧化物、氮氧化铪、铪硅氮氧化物、氮氧化锆或锆硅氮氧化物中的至少一种，且第二高介电常数材料包括氧化铝、铪铝氧化物、氧化镧、铪镧氧化物、锆铝氧化物、氮氧化铝、铪铝氮氧化物、氮氧化镧、铪镧氮氧化物或锆铝氮氧化物中的至少一种。在其他实施例中的第一高介电常数材料可以是铪硅氧化物和/或铪硅氮氧化物，且第二高介电常数材料为铪铝氧化物和/或铪铝氮氧化物。
如参照图1的实施例所述的，栅电极结构137、147都是包括金属(或金属氮化物)栅极导体层和多晶硅栅极导体层的多层结构。不过，要理解的是，本发明不局限于此类栅电极结构且该栅电极结构可以是，例如，其他已知类型的导电电极结构，诸如多晶硅栅电极。
现在将参考图2的截面图描述本发明的另一些实施例。如同图1的图示那样，图2的截面图分别针对PMOS和NMOS区、对应于图5的线AA′和CC′的长度方向而截取。如图1的实施例那样，图2的实施例包括两实施例间的各种共同的区域，在图1和图2中对这些区域给出了相同的附图标记。此类部件不再参照图2的实施例进一步讨论。图2的实施例不同于图1的地方在于，图2实施例的PMOS区中所示的栅电极包括金属层145b上的单层栅极导电层160b。此外，所显示的栅极导电层160b被构图以形成NMOS以及PMOS区中的栅电极结构的一部分。
尽管各个NMOS和PMOS区栅极结构表现为且参照图1和图2的实施例描述为不同的结构，但考虑图5的顶视平面图后要理解的是，各个不同的NMOS和PMOS结构可以是在一方向上延伸的单栅极结构区域520，此处将该方向称为由图5的参考线BB′所示的宽度。现在将参考图3和图4所示的特定实施例进一步描述在该宽度方向的此类实施例的结构。图3的实施例大致对应于图1的截面图，而图4的实施例对应于图2的截面图。更确切地说，图3对应于图1的图示，其中NMOS和PMOS区之间的关系如附图标记300所示，NMOS区在左、PMOS在右。不过，如图3的附图标记305所示，也可以如大致参考图1的NMOS结构的诸层所述的那样来排布PMOS结构，反之亦然。为了进行此处描述，图3的实施例将参照图3的附图标记300所示的NMOS和PMOS的排布来进行描述。图4与此类似，其中所示的实施例将参照附图标记400所示的各个第一和第二类型的掺杂有源区进行描述，以对应图2中它们的图示，尽管在本发明的其他实施例中也可以使用附图标记405所示的另一种排布方式。在描述图3的过程中，将对于其中所示的诸层的各种实施例使用类似的附图标记，以便有助于参考图1的对应元件(即，136b对应336b，等等)。图4的各层将类似标注，以便参考此前参考图2所述的各种结构。
现在参考图3的实施例，半导体衬底330包括在各个第一掺杂和第二掺杂有源区之间的诸如深沟槽隔离区的隔离区332，对于本发明的各种实施例，第一掺杂和第二掺杂有源区以附图标记300和305将其称为NMOS或PMOS区。第一栅极绝缘层334b形成在半导体衬底330的第一掺杂区上。第一栅电极形成在第一栅极绝缘层334b上，图3中所示的第一栅电极包括金属(或金属氮化物)层335b、第一多晶硅层336b和图3中表示为第三多晶硅层350b的多层结构。因此，图3的NMOS掺杂区中的第一栅电极结构包括第一栅极绝缘层334b、金属氮化物层335b；和多晶硅导电层336b和350b。
现在将描述图3右侧的PMOS区中的栅电极结构。在半导体衬底330上形成第二栅极绝缘层344b。在本发明的某些实施例中，第二栅极绝缘层344b由不同于第一栅极绝缘层334b的高介电常数材料形成。第二栅电极结构形成在第二栅极绝缘层344b上，如图3中的多层结构所示，其包括金属(或金属氮化物)层345b、第二多晶硅层346c和第三多晶硅层350b。
如从图3的实施例中并参照图5中的栅极结构520的顶视平面图所进一步看出的，图3的栅电极结构在第一和第二掺杂有源区之间的隔离区332之上，于第一和第二掺杂区之间延伸。该栅极结构520包括第一和第二掺杂有源区(参照图3的图示其可以是NMOS和PMOS或PMOS和NMOS，如附图标记300和305所示)之间的隔离区332之上的栅栏结构370。该栅栏结构370可以包括从半导体衬底330延伸至栅电极结构520中的栅极绝缘层334b、344b的高介电常数材料之一所构成的层。如图3所示，该栅栏结构370包括第二栅极绝缘层344b的高介电常数材料所制成的层。图3的实施例的栅栏结构370进一步包括第二金属层345b的材料所制成的层。如参考图1和图3的截面图所进一步看出的，在本发明的某些实施例中，该栅电极结构从第一掺杂区上的NMOS器件的沟道区延伸至第二掺杂区中的PMOS器件的沟道区。尽管在图3中被表示为在隔离区332之上，但在本发明的其他一些实施例中，该栅栏结构370可以位于不同于隔离区332之上的位置处的各个NMOS器件和PMOS器件的沟道区之间。
现在参考图4的截面宽度图示，图4大致示出了除图2的截面(长度)视图中所示的实施例之外的参考图3描述的相应的部件。将参考如附图标记400所示的排布来描述图4，其中NMOS区在左侧而PMOS区在右侧，以对应于图2所示的排布。不过，要理解的是，在本发明的其他实施例中，掺杂的PMOS器件有源区可以包括图4左侧所示的栅极结构，且NMOS区可以包括右侧所示的栅极结构，如附图标记405所示。
如图4所示，半导体衬底430包括NMOS和PMOS器件类型的掺杂有源区之间的诸如深沟槽隔离区的隔离区432。NMOS区中的栅电极结构包括形成在半导体衬底430上的第一高介电常数材料的第一栅极绝缘层434b，以用于其上的第一栅电极。在图4的实施例中，多层栅电极被表示为形成在第一栅极绝缘层434b上。该栅电极包括金属(或金属氮化物)层435b，其上形成有第一导电多晶硅层436b和第二导电多晶硅层460b。在PMOS区中，第二高介电常数栅极绝缘层444b形成在半导体衬底430上，其上形成有多层栅电极。如图4所示的实施例的PMOS区中的栅电极包括金属(或金属氮化物)层445b和形成于其上的第二导电多晶硅层460b。栅栏结构470在绝缘区432之上从半导体衬底430延伸开。图4的实施例所示的栅栏结构470包括由第二栅极绝缘层444b形成的高介电常数材料层以及由金属(或金属氮化物)层445b形成的金属层。
现在参考图5的顶视平面图，其中示出了栅极在第一和第二掺杂类型的有源区之间延伸的集成电路器件的多个有源区。栅极520在PMOS有源区505和NMOS有源区510之间延伸。隔离区515在图5中以比有源区505、510浅的阴影示出。
现在将参照图6A到6H的横截面图描述包括具有高介电常数材料层的栅电极结构的集成电路器件的形成方法。如图6H所示，可以利用参照图6A到6H所述的方法获得此前参照图1所述的结构。不过，要理解的是，对将要参照图6A到图6H所述的方法进行适当变化，可以类似地提供如参照图2所述的结构的实施例。
现在参考图6A，在半导体衬底130中形成沟槽隔离区132。在半导体衬底130上形成第一栅极绝缘层134。可以通过，例如，化学气相淀积(CVD)或原子层淀积(ALD)形成第一栅极绝缘层134。还要理解的是，第一栅极绝缘层134可以不直接形成在半导体衬底130上，且诸如二氧化硅(SiO2)或氮氧化硅(SiON)层的中间层可以在衬底130和第一栅极绝缘层134之间形成。如图6A的实施例所进一步示出的，在第一栅极绝缘层134上形成第一金属(或金属氮化物)层135。该第一金属(或金属氮化物)层135可以由钼(Mo)、氮化钼(MoN)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、铪(Hf)、氮化铪(HfN)、锆(Zr)、氮化锆(ZrN)、铝(Al)、氮化铝(AlN)、钽硅氮化物(TaSiN)等等形成。在本发明的某些实施例中，第一金属层135形成为小于约200埃()的厚度。进一步要理解的是，对于使用多晶硅导电电极而不是MIPS电极的实施例来说，可以省略金属层或金属氮化物层135。第一栅极导电层136形成在第一金属层135上。第一栅极导电层136可以是，例如，掺杂的多晶硅或多晶硅和金属氮化物的多层结构等。
如图6A所示，在栅极导电层136上形成光致抗蚀剂图案605。然后通过，例如干法或湿法蚀刻处理集成电路器件。作为蚀刻的结果，形成了如图6B所示的图案化的第一导电层136a、第一栅极绝缘层134a和第一金属层135a。仍如图6B的实施例所示，在第一导电层图案136a上并沿着PMOS区中的半导体衬底130的表面形成第二栅极绝缘层144。如上所述，该第二栅极绝缘层144可以由与第一栅极绝缘层134a所用材料的不同的第二高介电常数材料形成。第二金属(或金属氮化物)层145可以由与形成第一金属层135所用材料相同或不同的材料形成。此外，如参照图6B中被表示为图案化的金属层135a的第一金属层135所描述的，在其中未使用MIPS电极的实施例中，可以省去第二金属层145。
现在将参考具体的高介电常数材料来描述形成栅极绝缘层144的更多细节。现在将描述形成作为栅极绝缘层的HfSiO层的方法。对于这一具体实例，在约400℃至约500℃以及约1至约5Torr的压力下，利用Hf源、Si源和氧源使用CVD工艺。Hf源可以是HfCl4，Si源可以是DCS(SiH2Cl2)、SiH4和/或其混合物，氧源可以是O2、O3和/或氧自由基(oxygen radical)。可以在约150℃至约500℃且在约0.1至约5Torr的压力下，利用Hf源、Si源和氧源使用ALD工艺。在此类工艺中，Hf源可以是Hf(OtBu)4、Hf(NEtMe)4、Hf(MMP)4、Hf(NEt2)4、Hf(NMe2)。Si源可以是TDMAS(四-二甲基-氨基硅)，氧源可以是H2O、H2O2、O3、O2等离子体和/或D2O。作为更具体的实例，HfSiO层的形成可以在约300℃和约1Torr的压力下进行。在这个具体的实例中，所述工艺可以包括Hf(OtBu)41s(化学吸收层的形成)、Ar 1s(物理吸收层的去除)、O33s、Ar 3s(未反应的O3的去除)、TDMAS 1s(化学吸收层的形成)、Ar 1s(物理吸收层的去除)、O33s、Ar 3s(未反应的O3的去除)，重复该过程以形成约10高的层。可以在形成该绝缘层之后进行氮化退火。
现在将描述形成作为栅极绝缘层的HfAlO层的方法。对于这一具体实例，可以使用在约200℃至约500℃以及约0.1至约5Torr的压力下利用Hf源、Al源和氧源的ALD工艺。该Hf源和氧源可以如上所述，而Al源可以是TMA(三甲基铝)、AlCl3、AlH3N(CH3)3、C6H15AlO、(C4H9)2AlH、(CH3)2AlCl、(C2H5)3Al和/或(C4H9)3Al。作为更具体的实例，可以在约300℃和约1Torr的压力下进行该形成过程。在这一具体实例中，该工艺可以包括Hf(OtBu)41s(化学吸收层的形成)、Ar 1s(物理吸收层的去除)、O33s、Ar 3s(未反应的O3的去除)、TMA 1s(化学吸收层的形成)、Ar 1s(物理吸收层的去除)、O33s、Ar 3s(未反应的O3的去除)，重复该过程以形成约10高的层。可以在形成该绝缘层之后进行氮化退火。
现在参考图6C，将描述与形成集成电路器件相关的进一步操作，该集成电路器件具有依据本发明某些实施例的栅电极结构。更具体而言，图6C示出了在栅电极结构的NMOS和PMOS区中第二栅极导电层146的形成。在本发明的各种实施例中，该第二栅极导电层可以是掺杂的多晶硅或者多晶硅和金属氮化物的多层结构等。如图6C中所示，因为在NMOS区中图案化且未蚀刻的层134a、135a和136a之上所淀积的第二栅极绝缘层144和金属(或金属氮化物)层145的台阶图案，在被表示为NMOS和PMOS区的区域中导致了高度差。在本发明的某些实施例中，台阶高度差小于约500埃()。
如图6D所示，例如，通过化学机械抛光(CMP)加工第二导电(导体)层146，以形成降低的第二栅极导电层146a。在本发明的特定实施例中，该第二栅极导电层146通过蚀刻而不是化学机械抛光被降低，在其他实施例中，通过化学机械抛光和蚀刻的结合来实现。在此类实施例中，通过将第二栅极导体层146抛光至在NMOS器件型掺杂区中仍未暴露第二栅极绝缘层145的深度，化学机械抛光可以在NMOS区中的金属层145上遗留一定量的第二栅极导体层146。
如图6E所示，通过例如干法回蚀(etch back)进一步处理该栅电极结构，以在PMOS区中生成第二栅极导电图案146b并从NMOS区去除金属层145和第二栅极绝缘层144，以便界定PMOS区中的图案化的相应层144a和145a。在本发明的某些实施例中，第二导电图案146a可以具有不大于500埃()的厚度。
金属层135、145可以形成为小于约200埃()的厚度。在本发明的其他实施例中，金属层135、145可以形成为约1埃()和约50埃()之间的厚度。
在本发明的某些实施例中，通过淀积包括铪、锆或钛中的一种或多种的金属氧化物而后氮化退火所淀积的金属氧化物来形成第一高介电常数材料的第一栅极绝缘层134a。通过淀积包括铝、镧或钇中的一种或多种的金属氧化物然后氮化退火所淀积的金属氧化物，可以形成第二高介电常数材料的第二栅极绝缘层144a。
如图6F所示，第三栅极导体层150由例如掺杂的多晶硅形成。然后通过例如化学机械抛光进一步处理该集成电路器件，以提供图6G所示的第三栅极导电层结构150a。在本发明的某些实施例中，该第三栅极导电层结构150a具有约450埃()的厚度。该第三栅极导电层150a可以由掺杂的多晶硅，诸如钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铝(A1)、铜(Cu)、铪(Hf)或锆(Zr)的金属，或者诸如氮化钼(MoN)、氮化钛(TiN)、氮化钽(TaN)、氮化铪(HfN)、氮化锆(ZrN)、氮化铝(AlN)或钽硅氮化物(TaSiN)的金属氮化物来形成。在本发明的某些实施例中，NMOS型器件掺杂区中的第一栅极导体层135a具有小于第一和第三栅极导体层136a、150a，或者第二和第三栅极导体层146b、150a的总厚度一半的厚度。然后，构6G的结构以形成如图6H所示且如此前参考图1所述的第一栅极结构137和第二栅极结构147。
掺杂半导体衬底130以在相应的NMOS和PMOS掺杂有源区中形成具有各自掺杂的第一源极/漏极区138和第二源极/漏极区148，如图6H所示。要理解的是，在其形成期间，在各区中的构图和掺杂顺序可以变化。此外，如图6I所示，可以在各个栅极结构137、147的侧壁上形成绝缘层600。在此类实施例中，各源极/漏极区138、148可以包括在形成侧壁600之前形成的轻掺杂漏极(LDD)，之后可以注入重掺杂杂质分布，以完成源极/漏极区138、148的形成，半导体加工领域的技术人员将会理解这一点。
现在将参考图7、8A-8B、9A-9B和10A-10B描述本发明特定实施例的试验结果。图7示出了分别使用铪硅氮氧化物(HfSiON)705、铪铝氮氧化物(HfAlON)710和作为控制参考的氮氧化硅(SiON)715的PMOS器件的阈值电压分布概率。NMOS器件的相应结果也表示为705’、710’、715’。与氮氧化硅的结果相比，作为PMOS器件的栅极绝缘层的铪铝氮氧化物看来提供了阈值电压特性的更好结果，因为数据710更接近数据715的结果。对于NMOS型器件，铪硅氮氧化物705更接近。
图8A示出了NMOS晶体管器件的迁移率结果，而图8B包括了PMOS晶体管器件的相应数据。再次示出了参考氮氧化硅栅极绝缘层805、820、铪硅氮氧化物栅极绝缘层810、825和铪铝氮氧化物栅极绝缘层815、830的数据。尽管PMOS器件关于迁移率表现出很少的变化，但图8A表明，对于NMOS晶体管器件来说，铪硅氮氧化物810可以提供比铪铝氮氧化物815更好的比较性能。
在图9A中示出了PMOS器件的偏压温度不稳定性(负偏压温度不稳定性(NBTI))的试验结果，图9B示出了NMOS器件的偏压温度不稳定性(正偏压温度不稳定性(PBTI))试验结果。对于图9A，在不同的栅极绝缘材料之间可看到微小的变化。然而，参照图9B，在氮氧化硅栅极绝缘层结果925、铪硅氮氧化物结果915、920和铪铝氮氧化物结果905、910之间可看到变化。注意，对于每种高介电常数栅极绝缘材料的多个结果是基于所用层的厚度。例如，结果920对应于25埃()厚的铪硅氮氧化物层，而结果915对应于30埃()厚的铪硅氮氧化物层。要理解的是，这种变化也可通常依赖于各层中铪和硅的比率以及这些层的厚度。如图9B所示的基于偏压温度不稳定性的结果可以表明，在NMOS器件的情况下，对于铪硅氮氧化物具有改善的性能，因为通常可获得阈值电压的更小变化。
电容和电压曲线的试验结果在图10A和10B中示出。图10A和10B中的试验结果用于展示MIPS和多晶硅电极层结构之间的差别。对于图10A的NMOS器件，用数据1005表示多晶硅栅电极而用数据1010表示MIPS栅电极，每种栅电极都用于铪硅氮氧化物栅极绝缘层。MIPS结构可以包括多晶硅栅极，该多晶硅栅极具有厚度约为20埃()的氮化钽金属层。注意，对于图10A所示的NMOS器件来说，工作区域位于正电压区域中，在该区域中MIPS器件数据1010看来表现出改善的性能。对于图10B的PMOS器件，相应的工作区域位于负电压区域中，在该区域中MIPS结构数据1015看来表现出比多晶硅栅极数据1020更好的性能。注意，图1OB的数据是基于由铪铝氮氧化物而非如参照图10A所述的铪硅氮氧化物所形成的栅极绝缘层。
为了大体上概括图7到图10B的试验结果，对于NMOS晶体管结构或PMOS晶体管结构中的铪铝氮氧化物高介电常数材料栅极绝缘层来说，与氮氧化硅栅极绝缘层相比阈值电压可能会有所下降。NMOS结构中也可能会在偏压温度不稳定性中有所劣化，尽管在将铪铝氮氧化物用于PMOS器件时没有表现出显著的劣化。铪铝氮氧化物也接近NMOS器件中的氮氧化硅结构的迁移率特性。尽管对于铪铝氮氧化物栅极绝缘层可能会发生一些栅极耗尽，但使用如此处某些实施例所述的MIPS结构可以降低栅极耗尽的影响。
对于基于铪硅氮氧化物高介电常数栅极绝缘层的数据来说，NMOS器件的阈值电压特性基本未表现出劣化，尽管对于PMOS器件表现出了一些劣化。据此，对于PMOS区栅电极结构的栅极绝缘层，在本发明的某些实施例中可以使用铪铝氮氧化物。对于NOMS或PMOS结构来说，铪硅氮氧化物栅极绝缘层都未表现出显著的偏压温度不稳定性劣化。对于PMOS器件和NMOS器件来说，都表现出了有限的迁移率劣化，对于PMOS器件来说，该劣化可能是非常有限的。所示出的栅极耗尽特性类似于如上所述的与铪铝氮氧化物相关的特性。因此，总结此处所述的具体结果，在本发明的某些实施例中，依据阈值电压特性可以选择铪铝氮氧化物用于PMOS晶体管栅极绝缘层，而依据偏压温度不稳定性劣化特性可以选择铪硅氮氧化物用于NMOS栅电极的栅极绝缘层。此外，在本发明的另一些实施例中，可以使用MIPS栅电极以降低栅极耗尽特性。
上述内容为本发明的说明而不应被解释为对其进行限制。尽管已经描述了本发明的一些示例性实施例，但本领域技术人员应容易地认识到，在实质上不脱离本发明的新颖精神和优势的前提下可以在示例性实施例中做出许多修改。因此，所有此类修改将包括在权利要求所界定的本发明的范围之中。在权利要求中，方法加功能条款意在覆盖此处所述的执行所述功能的结构以及结构等价物和等价结构。因此，应当理解，上述内容为本发明的说明性内容，不应将其解释为受限于所公开的具体实施例，且对公开的实施例以及其他实施例的修改将包括在所附权利要求的范围之内。本发明由如下权利要求界定，权利要求的等价物包括在其中。
本申请与2004年7月5日提交的韩国专利申请No.2004-0051852有关并要求其优先权，其全部内容在此引入以做参考。
权利要求
1.一种集成电路器件，包括半导体衬底，该半导体衬底具有第一掺杂区和第二掺杂区，该第二掺杂区具有与所述第一掺杂区不同的掺杂类型；以及在所述半导体衬底上的栅电极结构，该栅电极结构延伸于所述第一和第二掺杂区之间，并且具有所述第一掺杂区中的第一高介电常数材料的栅极绝缘层和所述第二掺杂区中的不同于所述第一高介电常数材料的第二高介电常数材料的栅极绝缘层以及在所述栅极绝缘层上的栅电极。
2.如权利要求1所述的集成电路器件，其中所述第一掺杂区包括NMOS器件且所述第二掺杂区包括PMOS器件，并且所述第一高介电常数材料的栅极绝缘层在所述NMOS器件的沟道区上，所述第二高介电常数材料的栅极绝缘层在所述PMOS器件的沟道区上。
3.如权利要求2所述的集成电路器件，其中所述第一高介电常数材料包括金属氧化物，该金属氧化物包括铪、锆或钛中的至少一种，其中所述第二高介电常数材料包括金属氧化物，该金属氧化物包括铝、镧或钇中的至少一种。
4.如权利要求3所述的集成电路器件，其中所述第一高介电常数材料包括氧化铪、铪硅氧化物、氧化锆、锆硅氧化物、氮氧化铪、铪硅氮氧化物、氮氧化锆或锆硅氮氧化物中的至少一种，其中所述第二高介电常数材料包括氧化铝、铪铝氧化物、氧化镧、铪镧氧化物、锆铝氧化物、氮氧化铝、铪铝氮氧化物、氮氧化镧、铪镧氮氧化物或锆铝氮氧化物中的至少一种。
5.如权利要求4所述的集成电路器件，其中所述第一高介电常数材料包括铪硅氧化物或铪硅氮氧化物，其中所述第二高介电常数材料包括铪铝氧化物或铪铝氮氧化物。
6.如权利要求3所述的集成电路器件，其中所述第一和第二栅电极包括多层结构，该多层结构包括金属层或金属氮化物层，以及多晶硅层。
7.如权利要求1所述的集成电路器件，其中所述栅电极结构包括在所述第一和第二掺杂区之间的隔离区之上的栅栏结构，所述栅栏结构包括从所述半导体衬底延伸至所述栅电极中的所述第一或第二高介电常数材料之一所制成的层。
8.如权利要求1所述的集成电路器件，其中所述栅电极结构从所述第一掺杂区中的NMOS器件的沟道区延伸至所述第二掺杂区中的PMOS器件的沟道区，其中所述栅电极结构包括在所述NMOS器件的沟道区和所述PMOS器件的沟道区之间的栅栏结构，所述栅栏结构包括从所述半导体衬底延伸至所述栅电极中的所述第一或第二高介电常数材料之一所制成的层。
9.一种集成电路器件，包括半导体衬底，该半导体衬底具有第一掺杂区和第二掺杂区，该第二掺杂区具有与所述第一掺杂区不同的掺杂类型；在所述第一掺杂区中的半导体衬底上的第一栅电极结构，所述第一栅电极结构包括所述半导体衬底上的第一栅极绝缘层，所述第一栅极绝缘层包括第一高介电常数材料；以及所述第一栅极绝缘层上的第一栅电极；以及在所述第二掺杂区中的半导体衬底上的第二栅电极结构，所述第二栅电极结构包括所述半导体衬底上的第二栅极绝缘层，所述第二栅极绝缘层包括不同于所述第一高介电常数材料的第二高介电常数材料；以及所述第二栅极绝缘层上的第二栅电极。
10.如权利要求9所述的集成电路器件，其中所述第一掺杂区包括NMOS器件且所述第二掺杂区包括PMOS器件，并且所述第一栅极绝缘层在所述NMOS器件的沟道区上且所述第二栅极绝缘层在所述PMOS器件的沟道区上。
11.如权利要求9所述的集成电路器件，其中所述第一高介电常数材料包括金属氧化物，该金属氧化物包括铪、锆或钛中的至少一种，其中所述第二高介电常数材料包括金属氧化物，该金属氧化物包括铝、镧或钇中的至少一种。
12.如权利要求11所述的集成电路器件，其中所述第一高介电常数材料包括氧化铪、铪硅氧化物、氧化锆、锆硅氧化物、氮氧化铪、铪硅氮氧化物、氮氧化锆或锆硅氮氧化物中的至少一种，其中所述第二高介电常数材料包括氧化铝、铪铝氧化物、氧化镧、铪镧氧化物、锆铝氧化物、氮氧化铝、铪铝氮氧化物、氮氧化镧、铪镧氮氧化物或锆铝氮氧化物中的至少一种。
13.如权利要求12所述的集成电路器件，其中所述第一高介电常数材料包括铪硅氧化物或铪硅氮氧化物，其中所述第二高介电常数材料包括铪铝氧化物或铪铝氮氧化物。
14.如权利要求11所述的集成电路器件，其中所述第一和第二栅电极包括多层结构，该多层结构包括金属层或金属氮化物层，以及多晶硅层。
15.如权利要求10所述的集成电路器件，其中所述第一和第二栅电极结构包括在所述NMOS和PMOS器件之间延伸的单电极结构，其中所述单电极结构跨过具有所述第一和第二电极的所述第一和第二掺杂区之间的隔离区延伸，所述第一和第二电极包括公共栅电极，并且其中所述单电极结构包括所述隔离区之上的栅栏结构，所述栅栏结构包括从所述半导体衬底延伸至所述公共栅电极中的所述第一或第二高介电常数材料之一所制成的层。
16.一种形成集成电路器件的方法，包括提供包括第一掺杂区和第二掺杂区的半导体衬底；在所述半导体衬底上形成第一高介电常数材料的第一栅极绝缘层，所述第一栅极绝缘层在所述第一和第二掺杂区之间延伸；在所述第一栅极绝缘层上形成第一栅极导体层；去除所述第二掺杂区中的所述第一栅极导体层和所述第一栅极绝缘层；在所述第一掺杂区中的所述第一栅极导体层上以及在所述第二掺杂区中从其上去除所述第一栅极导体层的所述半导体衬底上形成第二高介电常数材料的第二栅极绝缘层；在所述第二栅极绝缘层上形成第二栅极导体层；蚀刻和/或抛光其上具有所述第二栅极导体层的半导体衬底至一深度，该深度足以去除所述第一掺杂区中的所述第二栅极绝缘层；以及在所述第二栅极导体层上形成第三栅极导体层。
17.如权利要求16所述的方法，其中形成第一栅极导体层之前在所述第一栅极绝缘层上形成金属层，并且其中去除所述第二掺杂区中的所述第一栅极导体层和所述第一栅极绝缘层包括去除所述第二掺杂区中的所述金属层。
18.如权利要求16所述的方法，其中形成第二栅极导体层之前在所述第二栅极绝缘层上形成金属层。
19.如权利要求18所述的方法，其中所述金属层包括钼、钛、钽、铪、锆、铝、钨、硅化钽、钽铝、硅化钛、钛铝或其氮化物中的至少一种。
20.如权利要求19所述的方法，其中形成所述金属层包括将所述金属层形成至小于约200埃的厚度。
21.如权利要求20所述的方法，其中形成所述金属层包括将所述金属层形成至约1埃和约50埃之间的厚度。
22.如权利要求16所述的方法，其中形成第一栅极绝缘层之前在所述第一和第二掺杂区之间形成隔离区。
23.如权利要求16所述的方法，其中形成第一栅极绝缘层之前在所述半导体衬底上形成中间层，并且其中形成第一栅极绝缘层包括在所述中间层上形成第一栅极绝缘层。
24.如权利要求16所述的方法，其中所述第一和第二栅极导体层包括多晶硅。
25.如权利要求16所述的方法，其中所述第二高介电常数材料与所述第一高介电常数材料不同。
26.如权利要求16所述的方法，其中所述第一掺杂区包括p型掺杂区且所述第二掺杂区包括n型掺杂区，并且其中在所述半导体衬底上形成延伸于所述第一和第二掺杂区之间的第一高介电常数材料的第一栅极绝缘层包括淀积金属氧化物，该金属氧化物包括铪、锆或钛中的至少一种；然后氮化退火所淀积的金属氧化物。
27.如权利要求16所述的方法，其中形成第二高介电常数材料的第二栅极绝缘层包括淀积金属氧化物，该金属氧化物包括铝、镧或钇中的至少一种；然后氮化退火所淀积的金属氧化物。
28.如权利要求16所述的方法，其中所述方法还包括在所述第一掺杂区中形成n型掺杂源极和漏极区，所述第一栅电极结构在其间的沟道区之上延伸；以及在所述第二掺杂区中形成p型掺杂源极和漏极区，所述第二栅电极结构延伸于其间。
29.如权利要求16所述的所述的方法，其中蚀刻和/或抛光包括抛光所述第二栅极导体层至一深度，在该深度所述第二栅极绝缘层仍未暴露在所述第一掺杂区中；然后蚀刻所述抛光的栅极导体层和所述第二栅极绝缘层以去除在所述第一掺杂区中的所述第二栅极绝缘层。
30.如权利要求16所述的方法，其中去除所述第一栅极导体层还包括去除所述第一掺杂区中的所述第一栅极导体层至所述第一栅极导体层的厚度小于所述第一和第三栅极导体层或者所述第二和第三栅极导体层总厚度的一半。
31.一种集成电路器件，包括具有p型掺杂区的半导体衬底，该p型掺杂区包括NMOS器件；以及所述半导体衬底上的所述NMOS器件的栅电极结构，其具有高介电常数材料的栅极绝缘层，该高介电常数材料包括金属氧化物，该金属氧化物包括铪、锆或钛中的至少一种。
32.一种集成电路器件，包括具有n型掺杂区的半导体衬底，该n型掺杂区包括PMOS器件；以及所述半导体衬底上的所述PMOS器件的栅电极结构，其具有高介电常数材料的栅极绝缘层，该高介电常数材料包括金属氧化物，该金属氧化物包括铝、镧或钇中的至少一种。
全文摘要
本发明提供了集成电路器件。所述集成电路器件包括半导体衬底，该半导体衬底具有第一掺杂区和第二掺杂区，该第二掺杂区具有不同于该第一掺杂区的掺杂类型。半导体衬底上的栅电极结构延伸于第一和第二掺杂区之间，该栅电极结构具有第一掺杂区中的第一高介电常数材料的栅极绝缘层以及第二掺杂区中的不同于第一高介电常数材料的第二高介电常数材料的栅极绝缘层。栅电极在栅极绝缘层上。
文档编号H01L21/28GK1722437SQ20051005912
公开日2006年1月18日 申请日期2005年3月24日 优先权日2004年7月5日
发明者丁炯硕, 李钟镐, 李化成, 崔在光 申请人:三星电子株式会社