专利名称：半导体基板、半导体装置、及它们的制造方法
技术领域：
本发明涉及在同一基板上一体集成了由TFT(Thin FilmTransistor薄膜晶体管)驱动的主动矩阵驱动液晶显示装置中的、外围驱动电路或控制电路、或者MPU(Micro Processing Unit超小型运算处理装置)或图像处理电路的高功能液晶显示装置、或者OLED(Organic Light Emitting Diode有机EL)显示装置等显示装置中所使用的半导体基板、半导体装置、及它们的制造方法。
特别是涉及，由单晶薄膜器件大幅提高电路性能的SOP(System OnPanel系统化面板)技术及其制造方法、制造该半导体装置时所使用的器件结构、以及单晶器件和非单晶Si(其中特别是多晶Si)共存的制造技术。
而且，本发明，能在同一基板上形成特性不同的2种半导体器件、通过发挥各自的长处的用法，而能适用于以显示装置为首的各种各样的用途。特别是，在由TFT驱动的主动矩阵驱动液晶显示装置等中，能适用于在同一基板上一体集成了外围驱动电路或控制电路、或者MPU(超小型运算处理装置)或图像处理电路的高功能液晶显示装置、或者OLED(Organic Light Emitting Diode有机EL)显示装置等显示装置。
背景技术：
在玻璃基板上将非晶Si(以下，简记为“a-Si”)或多晶Si(以下，简记为“Poly-Si”)的薄膜晶体管(以下，记为“TFT(Thin FilmTransistor)”)形成为像素的开关元件，并使进行液晶显示面板或有机EL面板等的驱动的、进行所谓主动矩阵驱动的液晶显示装置实用化，并大量生产。
特别是，最近，能使移动度高、并以高速工作的Poly-Si活用其高移动度的特长，并对外围器件等也采用集成化并设置在剥离基板上，从而进行实际的生产。
然而，在使用了大型玻璃基板的、进行所谓主动矩阵驱动的液晶显示装置或OLED(Organic Light Emitting Diode有机EL)显示装置等显示装置中，将非单晶Si、特别是Poly-Si用作器件IC的晶体管的情况下，存在Poly-Si特有的晶界起因的特性偏差、以及极难得到高品质栅绝缘膜的问题，在高度的系统集成化中存在极限。因此，从显示品位(均一性)的观点来看，也需要更高性能、特性偏差小的器件。
特别是，在对高度集成化的半导体装置的显示用基板的直接一体化和系统化中，由于对应于高速性能和集成密度的微细加工、器件性能(移动度、阈值的控制性、传递特性的陡度)不充分，因而，为了在要求进一步高性能的图像处理机或定时控制器等器件中所使用的系统中实现真正的系统集成化，器件性能和集成密度的任一个都是不充分的。
因此，在大型玻璃基板等显示基板中，直接作出像素用TFT和驱动该像素用TFT的进一步高性能、高密度的器件IC这两者，实现起来是极其困难的。
于是，作为解决该问题的途径，有使用COG(Chip On Glass芯片与玻璃接合)、LSI(Large Scale Integrated circuit大规模集成电路)安装(装配)单晶Si器件IC的技术。该COG中，通过由各向异性导电晶片等的倒装片安装等而在显示用基板上装配由单晶Si形成的LSI。
由于这些通常的LSI是由大量的单晶Si形成MOS(Metal OxideSemiconductor金属氧化物半导体)晶体管，因而，要求使各个晶体管独立、并使其正常地工作。因此，为了使各个晶体管分离独立化(元件分离)，或为了防止由寄生双极晶体管所致的封闭锁定，如图13所示，进行沟道截止注入部101或复用阱102的掺杂等的离子注入。然而，伴随晶体管的微细化，出现起确保用于元件分离的区的问题。于是，为了缩小用于该元件分离的区，使用着衰退阱(retrograde well)(反杂质浓度梯度的阱)结构等技术，但是需要多次的离子注入而使过程变得复杂，因此存在成本上升或成品率低下的问题。而且，需要凸起(bump)形成工序等工序，就成为制造工序长，成品率低下的原因。
而且，从液晶显示装置或OLED显示装置等显示装置来看，若不是作为面板而完成的则存在无法装配器件IC等制约。为此，存在以下问题，即，在制造面上自由度小且工序复杂，制造工序的自由度小、复杂以及物流、制造效率低，成本高且成品率低下。
另一方面，对于该问题，有器件转印(器件转移)的解决手段。该器件转印是下述技术在绝缘体上形成由单晶Si而成的器件，在成为显示基板的玻璃基板上粘结该器件，其后使绝缘体脱离等。另外，将在上述绝缘体上形成由单晶Si而成的器件的结构称为SOI(SiliconOn Insulator硅绝缘体)结构。
对于该器件转印(器件转移)，例如，在该SOI结构中，有通过刻蚀单晶Si下的氧化膜而进行分离薄膜化的方法(Kopin社)。作为具体的以往技术文献，有例如日本国公开专利公报“日本专利发表平7-503557号公报(公开发表日1995年4月13日)”、以及下述的文献1、文献2。
文献1J.P.Salerno”Single Crystal SiliconAMLCDs”，Conference Record of the 1994 International DisplayResearch Conference(IDRC)p.39-44(1994)文献2Q.-Y.Tong & U.Gesele，SEMICONDUCTOR WAFER BONDINGSCIENCE AND TECHNOLOGY_，John Wiley & Sons，New York(1999)在上述日本专利发表平7-503557号公报中，公开了使用在玻璃基板上利用粘接剂转印了预先作成的单晶Si薄膜晶体管的半导体装置，作成主动矩阵型液晶显示装置的显示面板。
而且，作为本发明相关的其他的现有技术，有日本国公开专利公报“日本专利公开平10-125880号公报(1998年5月15日公开)”和下述的文献3、文献4。
文献3K.Warner，et.al.，2002 IEEE International SOIConferenceOct，pp.123-125(2002)文献4L.P.Allen，et.al.，2002 IEEE International SOIConferenceOct，pp.192-193(2002)在上述专利公开平10-125880号公报中，公开了如下技术，即，在单晶Si上设有台阶，然后，形成比单晶Si的抛光率小的抛光停止块(stopper)，转印到别的Si基板上，抛光分离面，并利用抛光速度的差，由台阶的凹部的停止块，使单晶Si薄膜残留为岛状。
然而，在上述现有的半导体基板、半导体装置、和它们的制造方法中，存在以下的问题。
首先，在SOI结构中，由于在硅(Si)晶片中形成器件，因而所有个数的器件的总尺寸被硅(Si)晶片限制住。因此，由于硅(Si)晶片的大小有限度，因而有对于大型玻璃基板的长度不满足的情况。
而且，由于用环氧树脂等粘接剂将形成于硅(Si)晶片上的单晶Si器件粘结在玻璃基板上，因而，粘结后，无法追加进行缺陷恢复热处理(退火)的工序、形成层间绝缘膜的工序、或者形成金属布线的工序等的工序。因此，预先形成于大型玻璃基板上的器件和转印的单晶Si器件的相互布线的连接就极为困难。
进而，由于是在二氧化硅(SiO2)上成长的薄膜的单晶层、即、固相外延层(epitaxial film)上形成成为的工作区、刻蚀分离二氧化硅(SiO2)的制造方法，因此，会存在工序复杂化、招致成品率低下的问题(转印工序、薄膜分离/保持、外延成长)。
发明内容
本发明的目的在于，提供一种半导体基板、半导体装置、及它们的制造方法，其在大型绝缘基板上形成非单晶Si半导体元件和单晶Si半导体元件、而制造集成了高性能系统的半导体装置的情况下，能简化单晶Si部分的制造工序，且在转印在到大型绝缘基板上后，不用高精度的光刻蚀法就能实现微细的单晶Si半导体元件的元件分离。
为了达到上述目的，本发明的半导体基板，包含单晶Si基板，具有包含沟道区、源区和漏区的活性层，不具有阱结构和沟道截止区；栅绝缘膜，形成在上述单晶Si基板上；栅电极，形成在上述栅绝缘膜上；LOCOS氧化膜，形成在上述活性层的周围的上述单晶Si基板上，其膜厚比上述栅绝缘膜的膜厚厚；以及绝缘膜，形成在上述栅电极和LOCOS氧化膜上。
而且，为了达到上述目的，本发明的半导体基板的制造方法，包含在单晶Si基板中的元件区外形成LOCOS氧化膜的工序；在单晶Si基板中的元件区形成栅绝缘膜的工序；在上述栅绝缘膜上形成栅电极的工序；在单晶Si基板中的元件区、通过有选择地进行杂质注入而形成源区和漏区以及沟道区，并形成包含上述沟道区、源区和漏区的活性层的工序；在上述栅电极、栅绝缘膜和LOCOS氧化膜上形成上面被平坦化的绝缘膜的工序；以及经由上述平坦化绝缘膜通过进行从氢离子和惰性元素离子中选择的1种或多种离子的注入而在上述单晶Si基板中的规定深度形成离子注入层的工序。
而且，为了达到上述目的，本发明的半导体基板的制造方法，包含在单晶Si基板中的元件区外形成LOCOS氧化膜的工序；在上述单晶Si基板中的元件区形成栅绝缘膜的工序；在上述栅绝缘膜上形成栅电极的工序；在单晶Si基板中的元件区、通过有选择地进行杂质注入而形成源区和漏区以及沟道区，并形成包含上述沟道区、源区和漏区的活性层的工序；在上述栅电极、栅绝缘膜和LOCOS氧化膜上形成上面被平坦化的第1绝缘膜的工序；经由上述平坦化的第1绝缘膜，通过进行从氢离子和惰性元素离子中选择的1种或多种离子的注入，而在上述单晶Si基板中的规定深度形成离子注入层的工序；在上述第1绝缘膜的上方至少形成1层第1布线层的工序；以及在上述第1布线层上形成第2绝缘膜的工序。
根据上述发明，半导体基板使用具有包含沟道区、源区和漏区的活性层而不具有阱结构和沟道截止区的单晶Si基板。
因此，由于包括单晶Si，因而能形成具有高性能的、且特性偏差少的器件性能的半导体装置。
而且，在本发明中，由于不存在现有的阱、沟道截止、阱接点，因而，能缩小元件区的面积，能由元件区的微细化而提高集成密度，成为高度集成化的半导体基板。进而，由于能在薄膜上形成半导体元件，因而，在形成半导体装置的情况下，例如，谋求与包含其他的多晶Si的TFT的共存，可用薄膜使两者间相互布线并连接。进而，由于能形成在薄膜上，因而即使在大型玻璃基板等绝缘基板上，不用高精度的光刻蚀法也能实现微细的单晶Si半导体元件的元件分离。进而，由于不形成阱等，因而制造工序也变得简单。
而且，在本发明中，包围活性层周围地形成膜厚比栅绝缘膜厚的LOCOS氧化膜。因此，由该LOCOS氧化膜，能可靠地实现元件分离。
其结果，能提供一种半导体基板及其制造方法，在大型绝缘基板上形成非单晶Si半导体元件和单晶Si半导体元件、而制造集成了高性能系统的半导体装置的情况下，能简化单晶Si部分的制造工序，且在转印到大型绝缘基板上后，不用高精度的光刻蚀法也能实现微细的单晶Si半导体元件的元件分离。
而且，为了达到上述目的，本发明的半导体装置，其包含绝缘基板和形成于该绝缘基板上的单晶Si半导体元件，上述单晶Si半导体元件具有栅电极，形成在上述绝缘基板的上方；栅绝缘膜，形成在上述栅电极上；活性层，形成在上述栅绝缘膜上，由包含沟道区、源区和漏区的单晶Si层构成；LOCOS氧化膜，形成在上述活性层的周围；以及层间绝缘膜，形成在上述活性层和LOCOS氧化膜上。
根据上述发明，由于半导体装置包含绝缘基板和形成于该绝缘基板上的单晶Si半导体元件，因而例如，玻璃板等绝缘基板和单晶Si半导体元件成为一体。
另外，单晶Si半导体元件具有栅电极，形成在绝缘基板的上方；栅绝缘膜，形成在栅电极上；活性层，形成在栅绝缘膜上，由包含沟道区、源区和漏区的单晶Si层构成；LOCOS氧化膜，形成在活性层的周围；以及层间绝缘膜，形成在活性层和LOCOS氧化膜上。
其结果，能一种提供半导体装置，在大型绝缘基板上形成非单晶Si半导体元件和单晶Si半导体元件、而制造集成了高性能系统的半导体装置的情况下，能简化单晶Si部分的制造工序，且在转印到大型绝缘基板上后，不用高精度的光刻蚀法也能实现微细的单晶Si半导体元件的元件分离。
而且，本发明的半导体装置包含布线层，该布线层在上述半导体装置中，被形成在上述层间绝缘膜上，并通过设于该层间绝缘膜的连接孔，而连接于上述源区和漏区。
而且，为了达到上述目的，本发明的半导体装置的制造方法，包含在绝缘基板上接合由上述半导体基板的制造方法制造的半导体基板的基板接合工序；通过进行热处理，将上述离子注入层作为边界而分割上述单晶Si基板，并剥离单晶Si基板的一部分的单晶Si基板剥离工序；刻蚀上述绝缘基板上的上述单晶Si基板，从而露出上述LOCOS氧化膜的表面的工序；在上述活性层和LOCOS氧化膜上形成层间绝缘膜的工序；以及在上述层间绝缘膜上形成通过形成于该层间绝缘膜上的连接孔与上述源区和漏区相连接的布线层的工序。
根据上述发明，具有布线层，该布线层形成在保护绝缘膜和层间绝缘膜上，通过设于该保护绝缘膜和层间绝缘膜上的连接孔而与上述源区和漏区相连接。
因此，由此成为具有与其他电路或电源等连接的布线层的半导体装置。而且，在绝缘基板上接合并薄膜化了具有单晶Si半导体元件的半导体基板后，就能形成布线层。
其结果，能提供一种半导体装置及其制造方法，在大型绝缘基板上形成非单晶Si半导体元件和单晶Si半导体元件、而制造集成了高性能系统的半导体装置的情况下，能简化单晶Si部分的制造工序，且在转印到大型绝缘基板上后，没不用高精度的光刻蚀法也就能实现微细的单晶Si半导体元件的元件分离。
而且，为了达到上述目的，本发明的半导体装置，其包含绝缘基板和形成于该绝缘基板上的单晶Si半导体元件，上述单晶Si半导体元件具有栅电极，形成在上述绝缘基板的上方；栅绝缘膜，形成在上述栅电极上；活性层，形成在上述栅绝缘膜上，由包含沟道区、源区和漏区的单晶Si层构成；LOCOS氧化膜，形成在上述活性层的周围；以及层间绝缘膜，形成在上述活性层和LOCOS氧化膜上，还具有绝缘膜，形成在上述绝缘基板和栅电极之间；至少1层的第1布线层，形成在上述绝缘膜的下面侧；以及第2布线层，形成在上述层间绝缘膜上，并与上述第1布线层相连接。
而且，为了达到上述目的，本发明的半导体装置的制造方法，包含在绝缘基板上接合由上述半导体基板的制造方法制造的半导体基板的基板接合工序；通过进行热处理，将上述离子注入层作为边界而分割上述单晶Si基板，并剥离单晶Si基板的一部分的单晶Si基板剥离工序；刻蚀上述绝缘基板上的上述单晶Si基板，从而露出上述LOCOS氧化膜的表面的工序；在上述活性层和LOCOS氧化膜上形成层间绝缘膜的工序；以及在上述层间绝缘膜上形成与上述第1布线层相连接的第2布线层的工序。
另外，在形成金属布线层的情况下，包括上述情况，一般为了提高集成电路的集成密度，需要形成多个布线层并高效地使用空间。这是因为，元件区变得微小时，作为现实问题，就会在元件区的正上方密集外部取出用电极，布线图案变难。
于是，在本发明的半导体装置中，具有至少1层的第1布线层，形成在绝缘膜的下面侧；以及第2布线层，形成在层间绝缘膜上，并与第1布线层相连接。
因此，能利用元件区的背面侧的空间而有效地引导布线，从而能提高集成密度。
本发明的其他目的、特征、及优点通过以下所述的内容便会十分明白。而且，本发明的优点在参照了附图的接下来的说明中就会明白。
图1是表示本发明涉及的半导体基板的一实施例的剖面图。
图2是表示在使用上述半导体基板形成的半导体装置中形成了金属布线层的半导体装置的结构的剖面图。
图3(a)～图3(g)是表示上述半导体基板和半导体装置的制造工序的剖面图。
图4(a)～图4(e)是表示上述半导体装置的制造工序中的续接图3(g)的制造工序的剖面图。
图5(a)是表示接触孔形成时的上述半导体装置的尺寸的俯视图，图5(b)是表示作为比较的现有的接触孔形成时的半导体装置的尺寸的俯视图。
图6是表示单晶Si半导体元件和非单晶Si半导体元件共存于上述绝缘基板上的半导体装置的剖面图。
图7是表示包含显示部和处理电路的显示装置的结构的俯视图，该显示部中由非单晶Si半导体元件构成各像素的开关晶体管，该处理电路具有由单晶Si半导体元件构成的晶体管。
图8是表示本发明其他实施例的半导体装置的结构的剖面图。
图9(a)～图9(g)是表示上述半导体基板和半导体装置的制造工序的剖面图。
图10(a)～图10(e)是表示上述半导体装置的制造工序的续接图9(g)的制造工序的剖面图。
图11是表示图8所示的半导体装置的变形例的半导体装置的剖面图。
图12(a)～图12(i)是表示本发明的参考例的半导体装置的制造工序的剖面图。
图13是表示现有的阱结构的半导体装置的剖面图。
具体实施例方式
(参考例)为了解决现有的课题，本发明者等在未公开的专利申请中提出了某些技术，为此，在说明本发明的实施例之前，先对其进行说明。
首先，作为现有的问题，存在以下的问题。
即，在SOI(Silicon On Insulator)结构中，由于在硅(Si)晶片上形成器件，因而所有个数的器件的总尺寸就被硅(Si)晶片限制住。因此，由于硅(Si)晶片的大小有限度，所以对于大型玻璃基板的尺寸就不够用。
而且，由环氧树脂等粘接剂将形成于硅(Si)晶片的单晶Si器件粘结在玻璃基板上，因而，粘接后，追加进行缺陷恢复热处理(退火)的工序、形成层间绝缘膜的工序、或者形成金属布线的工序等的工序就极为困难。因此，预先形成于大型玻璃基板上的器件和转印的单晶Si器件的相互布线的连接就极为困难。
进而，由于是在二氧化硅(SiO2)上成长的薄膜的单晶层、即、固相外延层(epitaxial film)上形成成为单晶Si器件的工作区、刻蚀分离二氧化硅(SiO2)的制造方法，因此，会存在工序复杂化、招致成品率低下的问题(转印工序、薄膜分离/保持、外延成长)。
因此，如图12(a)～12(c)所示，本发明者等，利用微细加工在单晶Si基板81上形成栅电极83、杂质渗杂84等、以及栅绝缘膜82，结束晶体管的主要工序，在规定深度注入规定浓度氢离子并形成离子注入部85，在表面形成氧化膜86后，用CMP(Chemical MechanicalPolishing化学机械抛光)使该氧化膜86平坦化，使单晶Si基板81和玻璃基板88贴紧并接合，该单晶Si基板81切断成规定形状，该玻璃基板88，形成由使用了TEOS(Si(OC2H5)4Tetra Ethyl OrthoSilicate正硅酸乙酯)的等离子CVD形成的SiO2膜87，并用SC1洗涤液等活化其表面。
接下来，通过热处理上述接合的单晶Si基板81和玻璃基板88，从氢离子注入部85使内包含氢气的片晶(Platelet)成长、并分离薄膜化，从而作为单晶Si器件90，如图12(d)～图12(i)所示，单晶Si器件90和包含多晶Si的非单晶SiTFT91共存。
由此，在现有技术中提供了尺寸限于Si晶片尺寸的问题的解决手段。
进而，即使对于由现有的、在二氧化硅(SiO2)上的固相外延层上形成单晶Si器件、而刻蚀分离二氧化硅(SiO2)的制造方法所致的工序复杂化招致成品率低下的问题(转印工序、薄膜分离/保持、外延成长)，也能由上述制造方法，而无需形成二氧化硅(SiO2)上的固相外延层，从而提供对于刻蚀分离二氧化硅(SiO2)的工序的长时间、工序的复杂化、成品率低下(转印工序、薄膜分离/保持、外延成长)的解决手段。
然而，为了高集成化单晶Si的薄膜晶体管、发挥充分的高性能，就更需要对下面问题的改善方案。
即，为了在大型玻璃基板上形成单晶Si器件，元件分离是必不可缺的，但是，由上述技术中的单晶Si的岛状刻蚀所致的元件分离由于大型玻璃基板上的光刻蚀法的制约等而在事实上是不可能的。
而且，由于最终转印到玻璃基板等的绝缘基板并构成器件的单晶Si成为薄膜状态，因而，无需作出通常的整体单晶SiLSI所需的复杂的阱、沟道截止等掺杂，但需要元件分离或薄膜化后的表面破损恢复、或包含短沟道对策的新的制造工序或器件结构等的解决手段。
另外，作为别的技术，有将氢离子等打入作出单晶Si器件的至少一部分的Si基板、并在该氢离子等的打入部分分离、薄膜化的方法。该方法除了存在上述问题(提供没有元件分离、薄膜化后的表面破损恢复、平坦化、阱等的单纯化器件结构以及其制造工序)以外，还有元件分离(岛刻蚀的Si岛端的缺陷)和应力泄漏电流减少不充分的问题。
以下所表示的本实施例成为解决这样的问题的方法。
(实施例1)以下基于图1到图7来说明本发明的一实施例。
另外，最终，本实施例所说明的半导体基板和半导体装置成为在玻璃基板等绝缘基板上的不同区形成了MOS型非单晶Si薄膜晶体管和MOS型单晶Si薄膜晶体管的、适用于高性能高功能化的半导体装置，形成在TFT(Thin Film Transistor薄膜晶体管)的主动矩阵基板上。
上述MOS型薄膜晶体管是下述这样的一般晶体管包括形成于活性层、栅电极、栅绝缘膜、栅极两侧的高浓度杂质渗杂部(源？漏极)，利用栅电极来调制栅极下的半导体层的载流子浓度，从而控制流过源-漏极间的电流。
作为MOS型晶体管的特性，在成为CMOS(Complementary MOS)结构时，可实现功耗少、对应于电源电压使输出充分发挥，因而可适用于低功耗型逻辑。即使在本实施例中，虽然将CMOS(Complementary MOS)结构作为前提，但图中只记载1个MOS(Metal Oxide Semiconductor)。
如图1所示，本实施例的半导体基板10具有作为单晶Si基板的单晶硅(Si)晶片(以下称为“单晶Si晶片”)8，具有包含沟道区17、源区4和漏区5的活性层6，不具有阱结构和沟道截止结构；栅绝缘膜3，形成在上述单晶Si晶片8上；栅电极2，形成在上述栅绝缘膜3上；LOCOS(Local Oxidation of Silicon硅的局部氧化，选择氧化法)氧化膜7，形成在上述活性层6的周围的上述单晶Si晶片8上，其膜厚比上述栅绝缘膜3的膜厚厚；以及作为绝缘膜的平坦化绝缘膜1，形成在栅电极2和LOCOS氧化膜7上。
而且，由于阈值控制，在上述活性层6上，在渗杂了浅的逆导电型杂质的元件区形成有作为源极4和漏极5的N+或P+的杂质注入部。
即，本实施例的半导体基板10，对单晶Si晶片8进行LDD(LightlyDoped Drain轻掺杂漏极)结构4a、5a或短沟道对策的Pocket注入、或者Halo注入(掺杂)。但是，没有此外的晶片注入以及用于沟道截止的离子注入，也不形成阱接点。
上述氧化膜1，例如包括表面被平坦化了的二氧化硅(SiO2)膜、磷硅玻璃(PSG)膜或硼磷硅酸玻璃(BPSG)膜。而且，通常的LSI中的LOCOS膜是元件分离手段之一，通过在活性层6的周围形成厚的热氧化膜(场效氧化膜)，而对横切场(field)部的栅电极，作为较厚的栅绝缘膜发挥作用，由于这里提高可寄生晶体管的阈值电压，因而可实现元件间的划分，从而实现元件分离。
在本实施例中，上述LOCOS氧化膜7的厚度大约大于等于30nm、且小于等于200nm。即，与现有的、在MOSLSI(Large Scale Integratedcircuit大规模集成电路)中形成约大于等于500nm、至少大于等于300nm的LOCOS氧化膜相对，在本实施例中，并不是1/2而是减薄了一位、约30nm～约200nm以下的LOCOS氧化膜在场区16中成长。原因是在本实施例中，由于去除了上述寄生晶体管部分的Si膜，所以实际上不产生寄生晶体管。
由此，能够在例如大型玻璃基板等的绝缘基板上形成与非晶Si共存的薄膜器件。而且，能大幅缩短氧化处理时间，且可不由湿氧化而由干氧化使处理达到实用的水准。特别是，由于能大幅缓和伴随氧化膜端的氧化的应力，因而能形成特性稳定的晶体管。进而，由于氧化膜变薄，因而能减少鸟嘴式线脚(Bird′s Beak)，并能精确地定义微细的晶体管的元件区。
而且，在本实施例的半导体基板10中，如同图所示，在单晶Si晶片8中的活性层6内的规定的深度，形成有离子注入层9，用于进行规定浓度的氢离子、或/和氦(He)离子等惰性气体离子各自单独或两方的注入。由此，如后所述，能以该离子注入层9为边界而分割单晶Si晶片8的一部分。
另外，在本实施例中，也可以如图2所示，在上述半导体基板10中至少形成1层的金属布线层。
即，半导体基板10包括栅电极2，形成在平坦化绝缘膜1上；栅绝缘膜3，形成在该栅电极2上；活性层6，形成在该栅绝缘膜3上，且由单晶Si构成，不具有阱结构，该单晶Si由于阈值控制，在渗杂了浅的逆导电型杂质的元件区形成了作为源极4和漏极5的N+或P+的杂质注入部；LOCOS氧化膜7，包围该活性层6的周围地形成；保护绝缘膜和层间绝缘膜21，形成在该活性层6和LOCOS氧化膜7上；以及金属布线层23、23，通过作为形成于该保护绝缘膜和层间绝缘膜21上的连接孔的接触孔22、22，而分别与源区4和漏区5相连接，且形成在保护绝缘膜和层间绝缘膜21的表面上。
而且，在本实施例中，如图2所示，通过将上述半导体基板10接合在玻璃基板等绝缘基板25上，从而形成半导体装置30。即，如该图所示，半导体装置30是，通过用TEOS(Si(OC2H5)4Tetra EthylOrtho Silicate)而由等离子CVD形成的二氧化硅(SiO2)膜26将半导体基板10接合到绝缘基板25上。
参照图3(a)～图3(g)和图4(a)～图4(e)来说明上述结构的半导体基板10和半导体装置30的制造方法。
首先，如图3(a)所示，预先准备好由单晶硅(Si)构成的单晶Si晶片8，氧化其表面、形成约30nm薄的二氧化硅(SiO2)膜11。接着，由等离子CVD(Chemical Vapor Deposition化学气相淀积)将氮化硅(SiN)膜12整体地堆积在该二氧化硅(SiO2)膜11的整体上后，残留成为元件区的部分的氮化硅(SiN)膜12，刻蚀去除元件区以外的部分的氮化硅(SiN)膜12。
接下来，如图3(b)所示，掩膜氮化硅(SiN)膜12，将由约120nm的二氧化硅(SiO2)构成的氧化膜作为场效氧化膜而由干氧化使其成长，从而形成LOCOS氧化膜7。
接着，如图3(c)所示，刻蚀去除上述氮化硅(SiN)膜12，在由场效氧化膜、即LOCOS氧化膜7包围的元件区13，由于N沟道区或P沟道区的任一个的沟道区中的阈值电压控制，而分别注入硼(B)离子或磷(P)离子，从而刻蚀去除二氧化硅(SiO2)膜11。即，若在元件区13注入硼(B)离子，则形成P型区，通过如后所述地打入砷(As)离子而在该P型区形成源区4和漏区5，就能形成N型MOS晶体管。另外，若在元件区13注入磷(P)离子，则形成N型区，通过打入氟化硼(BF2)离子而在该N型区形成源区4和漏区5，就能形成P型MOS晶体管。而且，在本实施例中，同时形成N型MOS晶体管和P型MOS晶体管，完成后，成为CMOS晶体管。另外，包含上述沟道区(栅电极2下面的区)、源区4和漏区5的区成为活性层6。而且，栅电极2下面的上述沟道区注入有阈值电压调整用杂质离子。
其后，如图3(d)所示，由干氧化而使15nm的二氧化硅(SiO2)成长为栅绝缘膜3。
接着，如图3(e)所示，在栅绝缘膜3上，堆积有约300nm的例如多晶硅(Si)(下面，简略记为“Poly-Si”)膜，并堆积有无图示的氯氧化磷(POC13)，在850℃下扩散。将其图案形成为栅电极2，进行用于形成LDD结构4a、5a的硼(B)或磷(P)离子的注入，从其上堆积约300nm的二氧化硅(SiO2)，由反应性离子刻蚀(RIEReactive Ion Etching)而进行深刻蚀(etch back)，从而形成侧壁15、15。
接下来，作为源区、漏区而注入砷(As)离子或氟化硼(BF2)离子，并在约900℃下进行活化退火(Annealing)。由此，形成源区4和漏区5。接着，由APCVD(Atmospheric Pressure CVD常压CVD)堆积约100nm的二氧化硅(SiO2)，进而，由使用了TEOS的PECVD(PlasmaEnhanced CVD等离子CVD)堆积约400nm的二氧化硅(SiO2)膜，由CMP(Chemical Mechanical Polishing化学机械抛光)作约100nm抛光，使表面平坦从而成为平坦化绝缘膜1。
接着，如图3(f)所示，从平坦化绝缘膜1的上方对单晶Si晶片8注入例如氢(H)离子。其中，以5.5×1016cm-2的剂(dose)量、以100keV的能量、向离子注入层9注入氢(H)离子。另外，也不限于氢(H)离子，也可以利用例如氦(He)离子等。而且，在本实施例中，调节能量以使由该离子注入层9的单晶Si构成的活性层6内的深度成为LOCOS氧化膜7的下部的Si晶内。
此后，如图3(g)所示，与上述相反，而在另外准备的绝缘基板、即绝缘基板25的表面上，使用TEOS和氧气、由等离子CVD形成约100nm的二氧化硅(SiO2)，并且在氨水和双氧水和纯水的混合液(SC1液)的喷射器上重叠兆频超声波(Megasonic)，进行洗涤和表面的活化，进行上述平坦化绝缘膜1上的无图示的标记定位，如图4(a)所示，进行贴紧并接合。其中，上述绝缘基板25由平坦化绝缘膜1和范德华(Van der Waals)力和氢结合来接合。另外，也可以取代由上述SC1洗涤所致的表面活化，而暴露在氧等离子体中，从而使表面活化。而且，在图3(g)中记载着绝缘基板25与半导体基板10是相同大小的，但实际上，绝缘基板25也可以是大于等于多数半导体基板10的面积的大型玻璃板。另外，在本实施例中，绝缘基板25使用例如ユ-ニング公司的商品名“code1737(碱土类-硼硅酸铝玻璃)”的玻璃。
接着，在250℃下进行2个小时的退火、以强化结合。其后，进行约600℃3分钟的热处理时，如图4(b)所示，以离子注入层9(氢离子注入的凸透镜)为边界劈开，分离单晶Si晶片8。
接下来，如图4(c)所示，使用TEOS和氧气由等离子CVD将约100nm的二氧化硅(SiO2)堆积在分离后的表面上，并由反应性离子刻蚀(RIE)来进行刻蚀。此时，最初使用在氟化碳(CF4)上混合了氢的气体。约100nm刻蚀后，在氟化碳(CF4)上混合了氢的气体中进行切换，而继续反应性离子刻蚀(RIE)，当场效氧化膜、即LOCOS氧化膜7上的单晶Si膜消失的地方停止刻蚀。另外，由于难以监控终点，因而在此通过从刻蚀速度算出的时间而停止刻蚀。
其后，如图4(d)所示，由缓冲氟氢酸(HF)轻度刻蚀表面，使基板温度上升到380℃，由使用了TEOS的PECVD来堆积约400nm的二氧化硅(SiO2)膜，从而成为保护绝缘膜和层间绝缘膜21。
接着，如图4(e)所示，在该保护绝缘膜和层间绝缘膜21上开口作为开孔部的接触孔22、22，堆积金属布线材料从而形成金属布线层23、23。其中，Ti/TiN/Al-Si/TiN/Ti的总膜厚约为400nm。通过将此加工为规定的图形，也如图2所示，完成在绝缘基板25上具有多数的单晶Si的TFT的半导体装置30。
而且，这样形成的半导体装置的基本电路要素、即CMOS变换器如图5(a)所示，与图5(b)所示的现有的CMOS变换器相比较，其面积被大幅地缩小。
如以上说明那样，本实施例的半导体基板10是在由薄的场效氧化膜所包围的元件区上形成的单晶Si的MOS晶体管。由于没有阱，因而结构被单纯化、并得到成品率上升和成本降低的效果，其自身不工作，但转印到别的玻璃基板等的绝缘基板25上后，就进行高性能工作。而且，半导体装置30在绝缘基板25上具有SiO2膜、由多晶Si构成的非单晶Si薄膜的MOS型非单晶Si薄膜晶体管、具有单晶Si薄膜的MOS型单晶Si薄膜晶体管和金属布线。
而且，在本实施例中，为了决定阈值电压，将各自规定浓度的硼或磷离子打入到由场效氧化膜包围的、分别成为n沟道和p沟道的区，形成栅绝缘膜3、栅电极2，进而根据需要形成LDD、HALO、或Pocket注入，形成用于源区4、漏区5的N+和P+注入，形成平坦化膜等，将单独的氢离子或He离子、或He、Ne等离子的组合打入到规定浓度规定深度，并切断为规定形状，由氧等离子体、过氧化氢或RCA1洗涤液(SC1)等对表面进行活化处理后，与玻璃等绝缘基板或、在它们上形成了非单晶SiTFT或其一部分的绝缘基板25贴紧，接合后，由热处理，以离子注入层9为边界将整体单晶Si部分劈开分离，从而进行薄膜化。通过这样，就能在例如大型玻璃基板等上转印与非单晶Si共存的薄膜器件。
接着，由RIE(Reactive Ion Etching活性离子刻蚀)深刻蚀该单晶Si表面，并薄膜化，直到上述LOCOS氧化膜7上的Si膜消失为止，通过进行刻蚀，而在大型玻璃基板上不进行精密的定位就能定义微细的晶体管的区，并能进行元件分离。
另外，在劈开分离并薄膜化了的单晶Si薄膜表面上、由TEOS等所致的PECVD等形成二氧化硅(SiO2)膜，通过使单晶Si膜与该氧化膜一起成为规定膜厚地、适当选择刻蚀剂气体的组成(例如，CF4和氢等)并进行深刻蚀，就能使表面平坦化，并能减小器件最终的泄漏电流。
通过该工艺，能使通常的MOSLSI所需的阱、沟道截止等的离子注入、或接点等的区消失，并能一同大幅简化空间、工艺。
这样，单晶Si薄膜的膜厚就成为包围活性层6的Si氧化膜(LOCOS氧化膜7)的总膜厚的约1/2以下，单晶Si薄膜的图案一端形成为大概重叠在包围活性层6的上述Si氧化膜图案端的倾斜部，实现元件分离的结构，减少现有的岛刻蚀的Si岛端的缺陷(defect)和由应力产生的泄漏电流。
进而，若在其上堆积保护绝缘膜和层间绝缘膜21，开口接触孔22，形成金属布线层23，就能完成器件。
其中，上述保护绝缘膜和层间绝缘膜21包括保护绝缘膜和层间绝缘膜，这些若是具有其功能、特性的材料，则也可以由同一材料构成。
进而，打入了氢离子等后，由高融点且难氧化的金属材料的布线形成源极和漏极的接触，再堆积平坦化膜，由CMP等进行适于绝缘基板25的接合的平坦化，接合玻璃基板等的绝缘基板25，并进行热处理，通过将整体Si劈开分离，就能进一步实现微细化和集成密度的提高。
这样，在本实施例的半导体基板10和半导体装置30以及它们的制造方法中，使用具有沟道区17、包含源区4和漏区5的活性层6、而不具有阱结构和沟道截止区的单晶Si晶片8。
因此，由于由单晶Si构成，因而能形成高性能、且具有特性偏差小的器件性能的半导体。
而且，在本实施例中，由于不存在现有的阱、沟道截止、阱接点，因而能减小元件区13的面积，由元件区13的微细化，就能提高集成密度，成为高度集成的半导体基板10。进而，由于不存在现有的阱，因而在深度方向上可以浅出不存在阱的部分。其结果，能在薄膜上形成半导体元件，因此，在形成了半导体装置30的情况下，例如、与包含其他的多晶Si的TFT的共存的实现、和用薄膜在两者间相互布线并连接就成为可能。进而，由于能形成在薄膜上，因而，即使是大型玻璃基板等绝缘基板25，不用高精度的光刻蚀法也能实现微细的单晶Si器件的元件分离。而且，由于不形成阱等，因此制造工序也很简单。
而且，在本实施例中，形成膜厚比栅绝缘膜3的膜厚厚的LOCOS氧化膜7，以便包围活性层6的周围。因此，通过该LOCOS氧化膜7，就能可靠地实现元件分离。
其结果，能提供半导体基板10及其制造方法，其是在大型绝缘基板25上形成非单晶Si半导体元件和单晶Si半导体元件、制造集成了高性能的系统的半导体装置30的情况下，简化单晶Si部分的制造工序、且在转印到大型绝缘基板25上后，不用高精度的光刻蚀法就能实现微细的单晶Si器件的元件分离。另外，在本实施例中，虽然绝缘基板25是大型的，但在本发明中绝缘基板25也不限于是大型的。
而且，在本实施例的半导体基板10和半导体装置30以及它们的制造方法中，活性层6的源区4和漏区5至少具有LDD结构。因此，漏极附近的杂质的浓度分布的变化变得缓慢，能降低漏区5的附近的电场强度，并能有助于可靠性的提高。
而且，在本实施例的半导体基板10和半导体装置30以及它们的制造方法中，平坦化绝缘膜1的上面被平坦化。因此，能在平坦化绝缘膜1上接合平坦的玻璃基板等绝缘基板25。
然而，与在通常的MOSLSI中形成约大于等于500nm、至少大于等于300nm的LOCOS氧化膜相对，在本实施例的半导体基板10和半导体装置30以及它们的制造方法中，使减薄一位、约大于等于30nm且约1/2的小于等于200nm的LOCOS氧化膜7在场区16中成长。
由此，能大幅缩短氧化处理时间，不是湿氧化而是干氧化的处理可达到实用的水准，特别是，能大幅缓和伴随氧化膜端的氧化的应力，能形成特性稳定的晶体管。而且，由于氧化膜变薄，因而能减少鸟嘴式线脚，并能精确地定义微细的晶体管的元件区。
而且，在本实施例的半导体基板10和半导体装置30以及它们的制造方法中，在单晶Si晶片8中的规定的深度，形成有从氢离子和惰性元素离子中选择的1种或多种离子的注入而形成的离子注入层9，因此当热处理时，就能在离子注入层9中劈开分离，从而进行薄膜化。通过这样，就能在例如大型玻璃基板等上转印与非单晶Si共存的薄膜器件。
而且，在本实施例的半导体基板10和半导体装置30以及它们的制造方法中，离子注入层9被形成在比LOCOS氧化膜7靠下方的单晶Si晶片8中的规定深度，因此，通过将劈开分离并薄膜化的单晶Si薄膜表面刻蚀到LOCOS氧化膜7的注入侧表面为止，就能使表面平坦化，并能减小器件最终的泄漏电流。
而且，在本实施例的半导体基板10和半导体装置30以及它们的制造方法中，能在薄膜上形成LOCOS氧化膜7，因而，能由干氧化而形成。因此，由于能大幅缓和伴随氧化膜端的氧化的应力，因而能形成特性稳定的晶体管。
而且，由于本实施例的半导体装置30具有绝缘基板25和形成于该绝缘基板25的单晶Si半导体元件，因此，例如玻璃板等绝缘基板25和单晶Si半导体元件成为一体。
然后，单晶Si半导体元件具有栅电极2，形成在绝缘基板25的上方；栅绝缘膜3，形成在栅电极2上；活性层6，形成在栅绝缘膜3上，由包含沟道区17、源区4和漏区5的单晶Si层构成；LOCOS氧化膜7，形成在活性层6的周围；以及保护绝缘膜和层间绝缘膜21，形成在活性层6和LOCOS氧化膜7上。
其结果，能提供半导体装置30，其是在大型绝缘基板25上形成非单晶Si半导体元件和单晶Si半导体元件、制造集成了高性能的系统的半导体装置30的情况下，简化单晶Si部分的制造工序、且在转印到大型绝缘基板25上后，不用高精度的光刻蚀法就能实现微细的单晶Si器件的元件分离。
而且，本实施例的半导体装置30具有金属布线层23，被形成在保护绝缘膜和层间绝缘膜21上，通过设于该保护绝缘膜和层间绝缘膜21上的接触孔22、22与源区4和漏区5相连接。
而且，本实施例的半导体装置30的制造方法包含将由上述半导体基板10的制造方法制造的半导体基板10接合在绝缘基板25上的工序；通过进行热处理，将离子注入层9作为边界而分割单晶Si晶片8，并剥离单晶Si晶片8的一部分的单晶Si基板剥离工序；刻蚀绝缘基板25上的单晶Si晶片8，从而露出LOCOS氧化膜7的表面的工序；在活性层6和LOCOS氧化膜7上形成保护绝缘膜和层间绝缘膜21的工序；以及在保护绝缘膜和层间绝缘膜21上，而形成通过形成于该保护绝缘膜和层间绝缘膜21上的连接孔22、22与源区4和漏区5相连接的金属布线层23的工序。
如上所述，具有金属布线层23，被形成在保护绝缘膜和层间绝缘膜21上，通过设于该保护绝缘膜和层间绝缘膜21上的接触孔22、22与源区4和漏区5相连接。因此，成为具有由该金属布线层而与其他的电路或电源相连接的金属布线层23的半导体装置30。而且，将具有单晶Si半导体元件的半导体基板10贴合在绝缘基板25上后，就能形成金属布线层23。
其结果，能提供半导体装置30及其制造方法，其在大型绝缘基板25上形成非单晶Si半导体元件和单晶Si半导体元件、制造集成了高性能的系统的半导体装置30的情况下，简化单晶Si部分的制造工序、且在转印到大型绝缘基板25上后，不用高精度的光刻蚀法就能实现微细的单晶Si器件的元件分离。
而且，在本实施例的半导体基板10和半导体装置30以及它们的制造方法中，通过刻蚀劈开分离并薄膜化的单晶Si薄膜表面，就能使活性层6的上面位于比LOCOS氧化膜7的上面低的位置，并能减小器件最终的泄漏电流。
而且，在本实施例的半导体基板10和半导体装置30以及它们的制造方法中，活性层6的端部被形成为与LOCOS氧化膜7的端部的倾斜部相重叠，因此，能实现元件分离的结构，且减少现有的岛刻蚀中的Si岛端的缺陷(defect)和由应力产生的泄漏电流。
而且，在本实施例的半导体装置30以及它们的制造方法中，如图6所示，在绝缘基板25的一部分区形成单晶Si半导体元件，另外，在其他的区形成非单晶Si半导体元件。
因此，能使单晶Si半导体元件和非单晶Si半导体元件共存于绝缘基板25上。
另外，在现有的技术中，在液晶显示装置等显示装置中，在玻璃基板等绝缘基板25上形成由非单晶Si半导体元件构成各像素的开关晶体管，进而形成该布线图案后，对于驱动显示部的显示驱动电路或用于将规定信号输出到该显示驱动电路的处理电路，由包含单晶Si半导体元件的COG或COF进行安装，其后，与上述布线图案相连接。
然而，根据本实施例，如图7所示，非单晶Si半导体元件的至少一部分，构成控制构成显示部71的各像素的显示的晶体管，而且，由单晶Si半导体元件构成的晶体管，构成驱动显示部71的显示驱动电路72、73和/或用于将规定信号输出到该显示驱动电路72、73的处理电路74、75等，被用作显示装置70的构成基板。
因此，在绝缘基板25上形成非单晶Si半导体元件的至少一部分和单晶Si半导体元件的一部分后，就能共同地形成两者的布线层。其结果，能提供用于形成生产性高、且高品质的显示装置的半导体装置30。
而且，在本实施例的半导体装置30的各制造方法中，通过由包含双氧水的洗涤水洗涤半导体基板10和绝缘基板25的表面，或者通过在包含氧的等离子体中暴露而活化后，进行基板接合工序。
由此，由范德华(Van der Waals)力和氢结合来接合半导体基板10和绝缘基板25，能无粘接剂地进行结合。另外，该结合在之后的热处理的工序中变化为强固的Si-O的结合。
而且，在本实施例的半导体装置30的制造方法中，能在约大于等于250℃且约小于等于600℃的温度下进行单晶Si基板剥离工序中的热处理。
由此，将单晶Si半导体元件加热到例如使氢离子从Si脱离的温度，能提高对绝缘基板25的接合强度，并且以离子注入层9为边界将单晶Si晶片8的一部分劈开分离。
(实施例2)以下基于图8到图11来说明本发明的其他实施例。另外，在本实施例中说明的以外的结构与上述实施例1相同。而且，为了便于说明，对于具有与上述实施例1的图所示的部件相同的功能的部件，付与同样的符号，并省略其说明。
如图2所示，在上述实施例1中的半导体基板10和半导体装置30中，外部取出电极即金属布线层23、23，通过保护绝缘膜和层间绝缘膜21的接触孔22、22而直接与源区4和漏区5相连接。
然而，如图8所示，在本实施例的半导体装置50中，作为与源区4和漏区5相连接的第1布线层的第1金属布线层42、42，一旦被取出到后述的半导体基板40和半导体装置50的背面一侧，就在元件区13的周围的场区16再形成为作为形成于半导体基板40和半导体装置50的表面上的第2布线层的第2金属布线45，这一点是不同的。
即，如图8所示，本实施例的半导体基板40包含绝缘基板25、和形成于该绝缘基板25上的单晶Si半导体元件。
然后，单晶Si半导体元件具有栅电极2，形成在绝缘基板25的上方；栅绝缘膜3，形成在该栅电极2上；活性层6，形成在该栅绝缘膜3上，由包含沟道区17、源区4和漏区5的单晶Si层构成；LOCOS氧化膜7，形成在活性层6的周围；以及保护绝缘膜和层间绝缘膜21，形成在活性层6和LOCOS氧化膜7上，该单晶Si半导体元件还具有作为绝缘膜的层间绝缘膜43，形成在绝缘基板25和栅电极2之间；第1布线层42、42，形成在该层间绝缘膜43的上面侧，并至少1层；以及第2布线层45，形成在保护绝缘膜和层间绝缘膜21上，并与上述第1布线层42、42相连接。
由于阈值控制，上述活性层6成为包括单晶Si的、未形成阱结构的活性层6，该单晶Si在渗杂了浅的逆导电型杂质的元件区具有作为源极4和漏极5的N+或P+的杂质注入部。
而且，第1金属布线42、42通过作为形成于绝缘膜1和栅绝缘膜3上的各连接孔的接触孔41、41，而分别与上述源区4和漏区5相连接，且在该绝缘膜1的背面露出。进而，第2金属布线45与第1布线层42、42相连接，且通过作为形成于上述绝缘膜1、栅绝缘膜3和保护绝缘膜和层间绝缘膜21上的连接孔的接触孔44，而形成在该保护绝缘膜和层间绝缘膜21的表面上。
而且，如图8所示，半导体装置50，由使上述半导体基板40形成在玻璃基板等绝缘基板25上而成。具体说，半导体装置50形成在绝缘基板25上的、使用TEOS由等离子体CVD形成的二氧化硅(SiO2)膜26上。
基于图9(a)～图9(g)和图10(a)～图10(e)对上述结构的半导体基板40和半导体装置50的制造方法进行说明。另外，图9(a)～图9(f)的工序与上述实施例1的图3(a)～图3(f)的工序相同。
即，如图9(a)所示，与上述实施例1相同，首先，预先准备好由单晶硅(Si)构成的单晶Si晶片8，氧化其表面、形成约30nm薄的二氧化硅(SiO2)膜11。接着，由等离子体CVD(Chemical VaporDeposition化学气相淀积)将氮化硅(SiN)膜12整体地堆积在该二氧化硅(SiO2)膜11上的整体上后，残留成为元件区的部分的氮化硅(SiN)膜12，刻蚀去除元件区以外的部分的氮化硅(SiN)膜12。
接下来，如图9(b)所示，将氮化硅(SiN)膜12用作掩膜，将由约120nm的二氧化硅(SiO2)构成的氧化膜作为场效氧化膜而由干氧化使其成长，从而形成LOCOS氧化膜7。
接着，如图9(c)所示，刻蚀去除上述氮化硅(SiN)膜12，在由场效氧化膜、即LOCOS氧化膜7包围的元件区13，由于N沟道区或P沟道区的任一个的沟道区中的阈值电压控制，而分别注入硼(B)离子或磷(P)离子，从而刻蚀去除二氧化硅(SiO2)膜11。另外，包含上述沟道区(栅电极2下面的区)、源区4和漏区5的区成为活性层6。而且，栅电极2下面的上述沟道区注入阈值电压调整用杂质离子。
其后，如图9(d)所示，由干氧化而使15nm的二氧化硅(SiO2)成长为栅绝缘膜3。
接着，如图9(e)所示，在栅绝缘膜3上，堆积有约300nm的例如多晶硅(Si)(下面，简略记为“Poly-Si”)膜，并堆积无图示的氯氧化磷(POCl3)，在800℃下扩散。将其图案形成为栅电极2，进行用于形成LDD结构4a、5a的硼(B)和磷(P)离子的注入、和用于对短沟道效果的对策的LDD和相反类型的HALO离子注入，从其上堆积约300nm的二氧化硅(SiO2)，由反应性离子刻蚀(RIEReactive IonEtching)而进行深刻蚀(etch back)，从而形成侧壁15、15。
接下来，作为源区4、漏区5而注入砷(As)离子或氟化硼(BF2)离子，并在约900℃下进行活化退火(Annealing)。由此，形成源区4和漏区5。接着，由APCVD(Atmos pheric Pressure CVD常压CVD)堆积约100nm的二氧化硅(SiO2)，进而，由使用了TEOS的PECVD(PlasmaEnhanced CVD等离子体CVD)堆积约400nm的二氧化硅(SiO2)膜，由CMP(Chemical Mechanical Polishing化学机械抛光)作约100nm抛光，使表面平坦从而成为平坦化绝缘膜1。
接着，如图9(f)所示，从绝缘膜1的上方对单晶Si晶片8注入例如氢(H)离子。其中，以5.5×1016cm-2的剂(dose)量、以100keV的能量、向离子注入层9注入氢(H)离子。在本实施例中，设定能量以使由该离子注入层9的单晶Si构成的活性层6内的深度成为LOCOS氧化膜7的下部的Si晶内。
从这里开始的说明是与上述实施例1不同的工序。
即，如图9(g)所示，在本实施例中，再堆积200nm的二氧化硅(SiO2)膜，开口接触孔41、41，然后堆积金属布线材料，从而成为第1金属布线42，42。其中，考虑到耐热温度，使第1金属布线42、42的Ti/TiN/Ti成为总膜厚约为400nm。将其加工成规定的图案。
接着，再由使用了TEOS的PECVD堆积约400nm的二氧化硅(SiO2)膜，残留除去第1金属布线42、42以及其周围的部分，由反应性离子刻蚀(RIE)来进行刻蚀。进而，堆积500nm的二氧化硅(SiO2)膜，由CMP使其平坦化并成为层间绝缘膜43。
其后，如图10(a)所示，将上述部件切断成规定的形状，在另外准备的由玻璃基板构成绝缘基板25的表面上，使用TEOS和氧气、由等离子CVD形成约100nm的二氧化硅(SiO2)，并且在SC1液的喷射器上重叠兆频超声波，进行洗涤和表面的活化，进行上述层间绝缘膜43上的无图示的标记定位，如图10(b)所示，进行贴紧并接合。其中，上述绝缘基板25由绝缘膜1和范德华(Van der Waals)力或氢结合来接合。而且，在图10(b)中记载着绝缘基板25与半导体基板40是相同大小的，但实际上，绝缘基板25也可以是大于多数半导体基板40的面积的玻璃板。另外，在本实施例中，绝缘基板25使用例如ユ-ニング公司的商品名“code1737(碱土类-硼硅酸铝玻璃)”的玻璃。
接着，在约250℃下进行2个小时的退火、以强化结合。其后，进行约600℃3分钟的热处理时，如图10(c)所示，以离子注入层9(氢离子注入的峰值位置)为边界劈开，分离单晶Si晶片8。
接下来，如图10(d)所示，使用TEOS和氧气由等离子体CVD将约100nm的二氧化硅(SiO2)堆积在分离后的表面上，并由反应性离子刻蚀(RIE)来进行刻蚀。此时，最初使用在氟化碳(CF4)中混合了氢的气体。约100nm刻蚀后，在氟化碳(CF4)中混合了氢的气体中进行切换，而继续反应性离子刻蚀(RIE)，在场效氧化膜、即LOCOS氧化膜7上的单晶Si晶片8消失的地方停止刻蚀。另外，由于难以监控终点，因而在此通过从刻蚀速度算出的时间而停止刻蚀。
其后，如图10(e)所示，由缓冲氟氢酸(HF)轻度刻蚀表面，使基板温度上升到380℃，由使用了TEOS的PECVD来堆积约400nm的二氧化硅(SiO2)膜，从而成为保护绝缘膜和层间绝缘膜21。
接着，在该保护绝缘膜和层间绝缘膜21上开口作为连接孔的接触孔44，堆积金属布线材料从而形成第2金属布线45。其中，Ti/TiN/Al-Si/TiN/Ti的总膜厚约为400nm。通过将此加工为规定的图形，也如图8所示，完成在绝缘基板25上具有单晶Si的半导体装置的半导体装置50。
另外，在上述半导体装置50中，成为从第1金属布线42直接连接到第2金属布线45，但是上述第2金属布线45并不限于此，也可以例如如图11所示，经由包括栅层2a的中转用电极而与第1金属布线层42相连接，这时，由于能使用于将第2金属布线45连接到包括栅层2a的中转用电极上的接触孔变浅，因而能提高成品率。即，一方面经由向栅极的接触孔而连接第1金属布线42，另一方面在其背面侧与第2金属布线45相连接。
这样，本实施例的半导体装置50，包含绝缘基板25、形成于该绝缘基板25上的单晶Si半导体元件。
然后，单晶Si半导体元件具有栅电极2，形成在绝缘基板25的上方；栅绝缘膜3，形成在该栅电极2上；活性层6，形成在该栅绝缘膜3上，由包含沟道区17、源区4和漏区5的单晶Si层构成；LOCOS氧化膜7，形成在活性层6的周围；以及保护绝缘膜和层间绝缘膜21，形成在活性层6和LOCOS氧化膜7上，该单晶Si半导体元件还具有作为绝缘膜的层间绝缘膜43，形成在绝缘基板25和栅电极2之间；第1金属布线42，形成在该层间绝缘膜43的上面侧，并至少1层；以及第2金属布线45，形成在保护绝缘膜和层间绝缘膜21上，并与上述第1金属布线42相连接。
因此，就能形成具有第2金属布线45的半导体装置50。而且，通过将该半导体基板40与绝缘基板25相接合，就能制造半导体装置50。
然而，在形成第1金属布线42的情况下，包括上述情况，一般为了提高集成电路的集成密度，需要形成多个布线层并高效地使用空间。但这是因为，元件区变得微小时，布线图案变难。
于是，在本实施例的半导体基板40和半导体装置50中，具有第1金属布线42，形成在平坦化绝缘膜1的下面侧，并至少1层；以及第2金属布线45，形成在保护绝缘膜和层间绝缘膜21上，并与第1金属布线42相连接。
因此，能利用元件区的背面侧的空间而有效地引导布线，从而能提高集成密度。
而且，在本实施例的半导体基板40中，由于在平坦化绝缘膜1上形成有至少一层的作为布线层的第1金属布线42，因而，能将该第1金属布线42作为来自源区4和漏区5的外部取出电极。另外，如图9(g)所示，第1金属布线42虽然是一层，但也不限于此，也可设置多个金属布线层。
而且，在本实施例的半导体基板40和半导体装置50以及它们的制造方法中，第1金属布线42是由耐热温度(融点或与Si的反应温度中任一较低的一方)约为大于等于500℃的材料所构成的，因此在制造工序中，不会使第1金属布线42融解等。
另外，本发明并不限于上述各实施例，可在技术方案所示的范围内进行各种改变，适当组合在不同的实施例中分别公开的技术手段而得到的实施例也被包含在本发明的技术范围内。
如以上所述，在本发明的半导体基板、半导体装置、以及它们的制造方法中，半导体基板具有包含沟道区、源区和漏区的活性层，使用不具有阱结构和沟道截止区的单晶Si基板。因此，由于包括单晶Si，因而能形成具有高性能的、且特性偏差少的器件性能的半导体装置。
而且，在本发明中，由于不存在现有的阱、沟道截止、阱接点，因而，能缩小元件区的面积，能由元件区的微细化而提高集成密度，成为高度集成化的半导体基板。进而，由于不形成阱结构，因而在深度方向上浅出无需考虑阱的部分。其结果，由于能在薄膜上形成半导体元件，因而，在形成半导体装置的情况下，例如，谋求与包含其他的多晶Si的TFT的共存，可用薄膜使两者间相互布线并连接。进而，由于能通过深刻蚀劈开分离后的Si薄膜，因而即使在大型玻璃基板等绝缘基板上，不用高精度的光刻蚀法也能实现微细的单晶Si半导体元件的元件分离。进而，由于不形成阱等，因而制造工序也变得简单。
而且，在本发明中，包围活性层周围地形成膜厚比栅绝缘膜厚的LOCOS氧化膜。因此，由该LOCOS氧化膜，能可靠地实现元件分离。
其结果，能提供一种半导体基板、半导体装置、以及它们的制造方法，在大型绝缘基板上形成非单晶Si半导体元件和单晶Si半导体元件、而制造集成了高性能系统的半导体装置的情况下，能简化单晶Si部分的制造工序，且在转印到大型绝缘基板上后，不用高精度的光刻蚀法就能实现微细的单晶Si半导体元件的元件分离。
而且，在本发明的半导体基板中，上述活性层的源区和漏区至少具有LDD结构。
因此，漏极附近的杂质的浓度分布的变化变得缓慢，能降低漏区的附近的电场强度，并能有助于可靠性的提高。
而且，在本发明的半导体基板中，上述绝缘膜的上面由CMP等进行高度平坦化。
因此，能在绝缘膜上接合平坦的、例如玻璃基板等绝缘基板。
而且，在本发明的半导体基板中，在绝缘膜上形成至少一层的例如由金属构成的布线层。
因此，能由该布线层与其他电路或电源等相连接。
而且，在本发明的半导体基板中，上述LOCOS氧化膜的膜厚约大于等于30nm且约小于等于200nm。
即，与在通常的MOSLSI中形成约大于等于500nm、至少大于等于300nm的LOCOS氧化膜相对，在本发明中，使其减薄一位、约大于等于30nm且约1/2的小于等于200nm的LOCOS氧化膜作为场区而成长。
由此，能大幅缩短氧化处理时间，不是湿氧化而是干氧化的处理可达到实用的水准，特别是，能大幅缓和伴随氧化膜端的氧化的应力，能形成特性稳定的晶体管。而且，由于氧化膜变薄，因而能减少鸟嘴式线脚，并能精确地定义微细的晶体管的元件区。
而且，在本发明的半导体基板中，上述单晶Si基板中规定的深度形成有由从氢离子和惰性元素离子中选择的1种或多种离子的注入而形成的离子注入层。另外，所谓上述规定深度与形成的单晶Si基板的目标厚度相对应地决定即可。
因此，热处理时，能在离子注入层上劈开分离Si、从而进行薄膜化。通过这样，就能在例如大型玻璃基板等上转印与非单晶Si共存的薄膜器件。
而且，在本发明的半导体基板中，上述离子注入层被形成在比LOCOS氧化膜靠下方的上述单晶Si基板中的规定深度。因此，通过将劈开分离并薄膜化的单晶Si薄膜表面深刻蚀到LOCOS氧化膜的注入侧表面为止，就能使元件分离，并能减小器件最终的泄漏电流。
而且，在本发明的半导体基板的制造方法中，能由干氧化而形成上述LOCOS氧化膜。
即，由于能在薄膜上形成LOCOS氧化膜7，因而，能由干氧化而形成，且能大幅缓和伴随氧化膜端的氧化的应力。因此，能形成特性稳定的晶体管。
而且，在本发明的半导体装置中，上述活性层的上面位于比LOCOS氧化膜的上面低的位置。
根据上述发明，通过刻蚀劈开分离并薄膜化的单晶Si薄膜表面，就能使活性层的上面位于比LOCOS氧化膜的上面低的位置。由此，能形成互相分离的元件，并能减小器件最终的泄漏电流。
而且，在本发明的半导体装置中，上述活性层的端部被形成为与LOCOS氧化膜的端部的倾斜部相重叠。
因此，能实现元件分离的结构，且减少现有的岛刻蚀的Si岛端的缺陷(defect)和由应力产生的泄漏电流。
而且，在本发明的半导体装置中，上述第1布线层是由耐热温度(融点或与Si的反应温度中任一较低的一方)约为大于等于500℃的材料所构成的。
因此，在制造工序中，不会使第1布线层融解等。
而且，在本发明的半导体装置中，在上述绝缘基板的一部分区形成有由上述单晶Si构成的半导体元件，另一方面，在其他的区形成有由非单晶Si构成的半导体元件。
因此，能使单晶Si半导体元件和非单晶Si半导体元件共存于绝缘基板上。
而且，在本发明的半导体装置中，上述非单晶Si半导体元件的至少一部分构成控制构成显示部的各像素的开关晶体管等，另一方面，由上述单晶Si半导体元件构成的晶体管，构成驱动显示部的显示驱动电路和/或用于将规定信号输出到该显示驱动电路的处理电路等，被用作显示装置的结构电路。
即，在现有的技术中，在液晶显示装置等显示装置中，在玻璃基板等绝缘基板上形成由非单晶Si半导体元件构成各像素的开关晶体管，进而形成其布线图案后，对于驱动显示部的显示驱动电路或用于将规定信号输出到该显示驱动电路的处理电路，由包含单晶Si半导体元件的COG或COF进行安装，其后，与上述布线图案相连接。或者，从外部的印制电路板等进行供给。
然而，根据本发明，非单晶Si半导体元件的至少一部分构成控制构成显示部的各像素的开关晶体管，而且，由单晶Si半导体元件构成的晶体管构成驱动显示部的显示驱动电路或用于将规定信号输出到该显示驱动电路的处理电路等。
因此，在绝缘基板上形成非单晶Si半导体元件的至少一部分和单晶Si半导体元件的一部分后，就能形成两者的布线层。其结果，能提供用于形成生产性高、且高品质的显示装置的半导体装置。
而且，在本发明的半导体装置的制造方法中，通过由包含双氧水的SC1等洗涤水洗涤上述半导体基板和绝缘基板的表面或者通过在包含氧的等离子体中暴露而使其活化，然后进行上述基板的接合工序。
由此，由范德华(Van der Waals)力或氢结合等来接合半导体基板和绝缘基板，能无粘接剂地进行结合。
而且，在本发明的半导体装置的制造方法中，能在约大于等于250℃且约小于等于600℃的温度下进行单晶Si基板剥离工序中的热处理。
由此，将单晶Si半导体元件加热到例如使氢离子从Si脱离的温度，能提高对绝缘基板25的接合强度，并且以离子注入层为边界将单晶Si基板的一部分劈开分离。
另外，在发明的详细的说明项中所作的具体实施方式
或实施例，始终是为了明确本发明的技术内容，不应该仅限于那样的具体例而狭义地解释，可在本发明的要旨和一同附上的权利要求的范围内实施各种改变。
权利要求
1.一种半导体基板，其特征在于，具有单晶Si基板，具有包含沟道区、源区和漏区的活性层，包含不具有阱结构和沟道截止区的器件结构的至少一部分；栅绝缘膜，形成在上述单晶Si基板上；栅电极，形成在上述栅绝缘膜上；LOCOS氧化膜，形成在上述活性层的周围的上述单晶Si基板上，膜厚比上述栅绝缘膜的膜厚厚；以及绝缘膜，形成在上述栅电极和LOCOS氧化膜上。
2.如权利要求1所述的半导体基板，其特征在于，上述活性层的源区和漏区至少具有LDD结构。
3.如权利要求1所述的半导体基板，其特征在于，上述绝缘膜的上面被平坦化。
4.如权利要求1、2、或3所述的半导体基板，其特征在于，在上述绝缘膜上至少形成有1层布线层。
5.如权利要求1、2、或3所述的半导体基板，其特征在于，上述LOCOS氧化膜的膜厚约大于等于30nm且约小于等于200nm。
6.如权利要求4所述的半导体基板，其特征在于，上述LOCOS氧化膜的膜厚约大于等于30nm且约小于等于200nm。
7.如权利要求1、2、或3所述的半导体基板，其特征在于，在上述单晶Si基板中的规定深度形成有利用从氢离子和惰性元素离子中选择的1种或多种离子的注入而形成的离子注入层。
8.如权利要求4所述的半导体基板，其特征在于，在上述单晶Si基板中的规定深度形成有利用从氢离子和惰性元素离子中选择的1种或多种离子的注入而形成的离子注入层。
9.如权利要求7所述的半导体基板，其特征在于，上述离子注入层形成在比上述LOCOS氧化膜靠下方的上述单晶Si基板中的规定深度。
10.如权利要求8所述的半导体基板，其特征在于，上述离子注入层形成在比上述LOCOS氧化膜靠下方的上述单晶Si基板中的规定深度。
11.一种半导体装置，包含绝缘基板和形成于该绝缘基板上的单晶Si半导体元件，其特征在于，上述单晶Si半导体元件具有栅电极，形成在上述绝缘基板的上方；栅绝缘膜，形成在上述栅电极上；活性层，形成在上述栅绝缘膜上，由包含沟道区、源区和漏区的单晶Si层构成；LOCOS氧化膜，形成在上述活性层的周围；以及层间绝缘膜，形成在上述活性层和LOCOS氧化膜上。
12.如权利要求11所述的半导体装置，其特征在于，具有布线层，该布线层形成在上述层间绝缘膜上，通过设于该层间绝缘膜上的连接孔而连接于上述源区和漏区上。
13.一种半导体装置，包含绝缘基板和形成于该绝缘基板上的单晶Si半导体元件，其特征在于，上述单晶Si半导体元件具有栅电极，形成在上述绝缘基板的上方；栅绝缘膜，形成在上述栅电极上；活性层，形成在上述栅绝缘膜上，由包含沟道区、源区和漏区的单晶Si层构成；LOCOS氧化膜，形成在上述活性层的周围；以及层间绝缘膜，形成在上述活性层和LOCOS氧化膜上，该单晶Si半导体元件还具有绝缘膜，形成在上述绝缘基板和栅电极之间；至少1层的第1布线层，形成在上述绝缘膜的下面侧；以及第2布线层，形成在上述层间绝缘膜上，并连接于上述第1布线层上。
14.如权利要求13所述的半导体装置，其特征在于，上述第2布线层经由由栅层构成的中转用电极而连接于第1布线层上。
15.如权利要求11～14的任一项所述的半导体装置，其特征在于，上述活性层的上面位于比上述LOCOS氧化膜的上面低的位置。
16.如权利要求11～14的任一项所述的半导体装置，其特征在于，上述活性层的端部被形成为重叠在上述LOCOS氧化膜的端部的倾斜部上。
17.如权利要求13所述的半导体装置，其特征在于，上述第1布线层由耐热温度(融点或与Si的反应温度中任一较低的一方)约大于等于500℃的材料构成。
18.如权利要求11～14的任一项所述的半导体装置，其特征在于，在上述绝缘基板的一部分区域形成有由上述单晶Si构成的半导体元件，另一方面，在其他区域形成有由非单晶Si构成的半导体元件。
19.如权利要求18所述的半导体装置，其特征在于，上述非单晶Si半导体元件的至少一部分构成控制构成显示部的各像素的显示的晶体管，另一方面，由上述单晶Si半导体元件构成的晶体管，构成驱动显示部的显示驱动电路和/或用于将规定信号输出到该显示驱动电路的处理电路等，单片地形成在构成显示部的基板上。
20.一种半导体基板的制造方法，其特征在于，包含在单晶Si基板中的元件区外形成LOCOS氧化膜的工序；在上述单晶Si基板中的元件区形成栅绝缘膜的工序；在上述栅绝缘膜上形成栅电极的工序；在单晶Si基板中的元件区通过有选择地进行杂质注入而形成源区和漏区以及沟道区并形成包含上述沟道区、源区和漏区的活性层的工序；在上述栅电极、栅绝缘膜和LOCOS氧化膜上形成上面被平坦化的绝缘膜的工序；以及经由上述平坦化绝缘膜通过进行从氢离子和惰性元素离子中选择的1种或多种离子的注入而在上述单晶Si基板中的规定深度形成离子注入层的工序。
21.一种半导体基板的制造方法，其特征在于，包含在单晶Si基板中的元件区外形成LOCOS氧化膜的工序；在上述单晶Si基板中的元件区形成栅绝缘膜的工序；在上述栅绝缘膜上形成栅电极的工序；在上述单晶Si基板中的元件区通过有选择地进行杂质注入而形成源区和漏区以及沟道区并形成包含上述沟道区、源区和漏区的活性层的工序；在上述栅电极、栅绝缘膜和LOCOS氧化膜上形成上面被平坦化的第1绝缘膜的工序；经由上述平坦化的第1绝缘膜通过进行从氢离子和惰性元素离子中选择的1种或多种离子的注入而在上述单晶Si基板中的规定深度形成离子注入层的工序；在上述第1绝缘膜的上方至少形成1层第1布线层的工序；以及在上述第1布线层上形成第2绝缘膜的工序。
22.如权利要求20或21所述的半导体基板的制造方法，其特征在于，利用干氧化形成上述LOCOS氧化膜。
23.一种半导体装置的制造方法，其特征在于，包含在绝缘基板上接合由权利要求20所述的半导体基板的制造方法制造的半导体基板的基板接合工序；通过进行热处理将上述离子注入层作为边界而分割上述单晶Si基板并剥离单晶Si基板的一部分的单晶Si基板剥离工序；刻蚀上述绝缘基板上的单晶Si的一部分从而露出上述LOCOS氧化膜的表面的工序；在上述活性层和LOCOS氧化膜上形成层间绝缘膜的工序；以及在上述层间绝缘膜上形成通过形成于该层间绝缘膜上的连接孔与上述源区和漏区相连接的布线层的工序。
24.一种半导体装置的制造方法，其特征在于，包含在绝缘基板上接合由权利要求21所述的半导体基板的制造方法制造的半导体基板的基板接合工序；通过进行热处理将上述离子注入层作为边界而分割上述单晶Si基板并剥离单晶Si基板的一部分的单晶Si基板剥离工序；刻蚀上述绝缘基板上的上述单晶Si基板从而露出上述LOCOS氧化膜的表面的工序；在上述活性层和LOCOS氧化膜上形成层间绝缘膜的工序；以及在上述层间绝缘膜上形成与上述第1布线层相连接的第2布线层的工序。
25.如权利要求23或24所述的半导体装置的制造方法，其特征在于，通过由包含双氧水的洗涤水洗涤上述半导体基板和绝缘基板的表面或者通过将上述半导体基板和绝缘基板的表面在含氧的等离子体中暴露而使其活化，然后进行上述基板接合工序。
26.如权利要求23或24所述的半导体装置的制造方法，其特征在于，以约大于等于250℃且约小于等于600℃的温度来进行上述单晶Si基板剥离工序中的热处理。
全文摘要
本发明的半导体基板具有单晶Si基板，具有包含沟道区、源区和漏区的活性层，不具有阱结构和沟道截止区；栅绝缘膜，形成在上述单晶Si基板上；栅电极，形成在上述栅绝缘膜上；LOCOS氧化膜，形成在上述活性层的周围的上述单晶Si基板上，膜厚比上述栅绝缘膜的膜厚厚；以及绝缘膜，形成在上述栅电极和LOCOS氧化膜上。由此，提供一种半导体基板、半导体装置和它们的制造方法，在大型绝缘基板上形成非单晶Si半导体元件和单晶Si半导体元件而制造集成了高性能系统的半导体装置的情况下，能简化单晶Si部分的制造工序，且在转印到大型绝缘基板上后，不用高精度的光刻蚀法就能实现微细的单晶Si半导体元件的元件分离。
文档编号H01L21/77GK1674222SQ20051006275
公开日2005年9月28日 申请日期2005年3月25日 优先权日2004年3月26日
发明者高藤裕, 福岛康守, 守口正生 申请人:夏普株式会社