专利名称：金属氧化物半导体场效应晶体管装置及其制造方法
技术领域：
本发明有关于一种包括互补式金属氧化物半导体(CMOS)与金属 氧化物半导体场效应晶体管(MOSFET)的集成电路半导体装置的制造 方法，且特别有关于一种混合信号装置(例如模拟与数字混合装置)及 其制造方法，借此，可同时最佳化补偿(offset)间隙壁宽度以改善模拟 及数字CMOS装置的性能，例如改善系统芯片(SOC)的性能。
背景技术：
随着对于嵌入式记忆结构、混合信号电路、及系统芯片集成电路的 需求日益增加，在单一晶粒(die)中形成多重(multiple)晶体管以整合 不同晶体管的功能是必要的。举例而言，具有不同结构与功能的晶体管 通常在不同的电流及电压参数下操作，不同的晶体管需要不同的轻掺杂 源/漏极区(LDD)宽度及深度。
当MOSFET装置的特征尺寸縮小至0.25微米，甚至下降至0.1微米， 装置的设计必须随着縮小的世代改变，短沟道效应(SCE)即是关键尺 寸縮小所面临的一个重要挑战。短沟道效应将造成临界电压(threshold voltage)降低、漏极引发能带降低(drain induced barrier lowering, DIBL) 效应、及次临界摆幅(subthreshold swing)变异。
此外，由于目前半导体工艺的倾向于整合混合信号(例如数字/模拟) 功能于单一芯片上，例如系统芯片(system on chip, SOC)，因此必须
制造不同的晶体管。然而，模拟电路中晶体管可能与数字电路中的晶体 管具有相当差异的操作条件及工艺需求。
数字CMOS晶体管需要增加驱动电流以减少短沟道效应，因此在袋 形注入(pocket implant)需要相对较高的注入剂量，以改善装置性能。 另一方面，模拟CMOS装置却因这样的工艺导致性能下降，包括临界电 压匹配(matching)及电压增益的降低。
在现有技术中，当形成不同晶体管(例如数字及模拟)在一芯片中 (例如系统芯片)，通常分别进行工艺以各自制作晶体管，借以处理不 同的工艺需求。然而，这样的现有技术导致工艺成本增加，以及发生工 艺不兼容的问题。
因此，目前亟需一种改善的集成电路半导体装置及其制造技术，其
适用于混合信号装置，借此，数字CMOS装置及模拟CMOS装置在平行 的生产工艺中皆在性能及可靠度上有效率地最佳化，此工艺包括形成系 统芯片装置。
发明内容
本发明的一个目的是提供一种改善的集成电路半导体装置及其制造 技术，其适用于混合信号装置，借此，数字CMOS装置及模拟CMOS装 置在平行的生产工艺中在性能及可靠度上都有效率地最佳化，例如在一 系统芯片中，本发明亦可改善现有技术的其它缺点。
本发明提供一种MOSFET装置的制造方法，包括提供一半导体基 底，其包括至少二个栅极结构；在所述栅极结构上成长一氧化硅层，其 中所述栅极结构的该氧化硅层具有不同的厚度；形成一介电层在该氧化 硅层上，该介电层与该氧化硅层具有蚀刻选择比；形成一补偿间隙壁在 所述栅极结构的侧壁，该补偿间隙壁包括该氧化硅层及该介电层，其中 所述栅极结构的该补偿间隙壁具有不同的厚度，该补偿间隙壁具有一相 对厚的该氧化硅层及一相对薄的该氧化硅层；以及实施一第一离子注入 工艺，以在邻接该补偿间隙壁的该半导体基底中形成一掺杂区，借以获 得至少二个MOSFET装置。
本发明另提供一种MOSFET装置，包括 一第一栅极结构及一第二 栅极结构，形成在一半导体基底上； 一第一补偿间隙壁，形成在该第一 栅极结构的侧壁，该第一补偿间隙壁包括一第一氧化硅层、及位于该第 一氧化硅层上的一第一介电层； 一第二补偿间隙壁，形成在该第二栅极 结构的侧壁，该第二补偿间隙壁包括一第二氧化硅层、及位于该第二氧 化硅层上的一第二介电层； 一惨杂区，形成在邻接该第一及第二栅极结 构的该半导体基底中，借以形成一第一 MOSFET装置及一第二 MOSFET
装置；其中，该第一补偿间隙壁的最大宽度不同于该第二补偿间隙壁的 最大宽度，且该第一氧化层薄于该第二氧化层。
附圉说明
图1A至图1E绘示本发明实施例的工艺剖面图2绘示本发明实施例的工艺流程图。 其中附图标记说明如下
10 半导体基底；12A、 12B 栅极结构；
14A、 14B 栅极介电层；16A、 16B 栅极导电层; 18 光阻层 20A、 20B 氧化层； 22 介电层 24A、 24B 补偿间隙壁； 26A 轻掺杂区；26B 袋形掺杂区；
W" W2 补偿间隙壁的宽度。
具体实施例方式
虽然本发明实施例是以如金属氧化物半导体场效应晶体管 (MOSFET)的互补式金属氧化物半导体装置(CMOS)为示例做说明， 然而本发明可应用于各种CMOS装置，其中在操作上具有可区别的特征 的MOSFET是形成在如系统芯片的单一芯片，并且在一平行工艺中这些 晶体管可各自获得其最佳化的性能。
请参照图1A，在本发明一实施例中，栅极结构12A、 12B形成在半 导体基底IO上方，栅极结构12A、 12B分别具有栅极介电层14A、 14B 以及位于栅极介电层14A、 14B上方的栅极导电层16A、 16B。栅极结构 12A、 12B的栅极介电层14A、 14B与栅极导电层16A、 16B可借由一般 的沉积(deposition)、光刻(lithography)及蚀刻(etching)工艺形成。 半导体基底10可包括硅、硅覆盖绝缘层(silicon on insulator, SOI)、
堆叠硅覆盖绝缘层(stacked SOI， SSOI)、堆叠硅锗覆盖绝缘层 (S-SiGeOI)、硅锗覆盖绝缘层(SiGeOI)、锗覆盖绝缘层(GeOI)或
其组合，但不限于这些材料。例如浅沟槽隔离区(STI)的电性隔离结构 (图中未绘示)可在栅极结构12A、 12B之间形成，以绝缘相邻的
MOSFET。
请继续参照图1A，栅极结构12A、 12B可借由一般的化学汽相沉积 (CVD)法、光刻图案化工艺及如等离子体(plasma)蚀刻的干蚀刻法 形成。栅极介电层14A、 14B可借由任何形成栅极介电层的方法形成， 例如热氧化法、氮化法、溅镀法(sputtering)、化学汽相沉积法或其组 合。栅极介电层14A、 14B可包括氧化硅、氮化硅、氮氧化硅或介电常 数大于8的高介电常数(high-K)材料，高介电常数材料例如为过渡 (transition)金属氧化物、稀土 (rare earth)金属氧化物。高介电常数材 料可包括氧化铝(A1203)、氧化铪(Hf02)、氮氧化铪(HfON)、硅 酸铪(HfSi04)、氮氧化硅铪(HfSixOyNz)、氧化锆(Zr02)、氮氧化 锆(ZrON)、氧化硅锆(ZrSi02)、氧化钇(Y203)、氧化镧(La203)、 氧化铈(Ce02)、氧化钛(Ti02)、氧化钽(Ta205)或其组合。高介电 常数材料可借由一般的化学汽相沉积法形成，例如原子层化学汽相沉积 法(ALCVD)或金属有机化学汽相沉积法(MOCVD)。高介电常数材 料可包括半导体基底IO上方的最低接口层，例如氧化物或氮氧化物(图 中未绘示)。
栅极导电层16A、 16B可包括多晶硅、非晶硅、掺杂多晶硅、多晶 硅锗、或金属栅极例如碳化钽(TaC)、氮化钽(TaN)、氮化钛(TiN)、 碳化钼(MoN)或其组合。在一实施例中，先借由化学汽相沉积法、溅 镀法或热氧化成长法形成栅极介电材料，接着在栅极介电材料上沉积栅 极导电材料，并且可选择性的形成硬罩幕层(图中未绘示)在栅极导电 材料上。之后，实施一般的光刻图案化工艺及干蚀刻工艺以形成栅极结 构12A、 12B。
请参照图1B，图案化的光阻层18覆盖于选定的栅极结构。举例而 言，在本实施例的双栅极结构中，栅极结构12A被光阻层18覆盖，而栅 极结构12B未被覆盖。接着，进行本发明的关键步骤之一，进行离子注 入工艺(km implantation)以注入离子在未覆盖光阻层18的栅极结构12B 及邻接栅极结构12B的基底中，其中注入的离子可增加热氧化速率或降 低热氧化速率。举例而言，在本实施例中，利用氟离子(F.)作为离子注 入工艺中注入的离子，以为后续在栅极结构12A、 12B与半导体基底10
上形成热成长氧化层的步骤中增加氧化速率，热成长氧化层可包括氧化
硅。或者，在其它实施例中，利用氮离子(NO作为离子注入工艺中注 入的离子以降低热氧化速率，借以降低后续形成的氧化硅的热成长厚度。
请参照图1C，在进行离子注入工艺之后，将图案化光阻层18剥除。 接着，进行热氧化成长步骤，热氧化成长步骤可包括湿式氧化工艺或干 式氧化工艺，热氧化成长步骤可在温度约卯(TC至1050。C下进行，借以 在栅极结构12A、 12B与半导体基底IO上成长如氧化硅的氧化层。值得 注意的是，形成在栅极结构12A、 12B的氧化层分别具有不同的厚度。 在本实施例中，成长在栅极结构12B的氧化层20B位于掺杂氟离子的区 域，而因此具有相对大的厚度；成长在栅极结构12A的氧化层20A位于 光阻层18覆盖的区域，而因此具有相对小的厚度。由于氟离子注入在栅 极结构12B及邻接栅极结构12B的半导体基底IO中，故氧化层20A、20B 具有不同的宽度。
在另一实施例中，亦可注入抑制氧化成长的离子以在栅极结构12A、 12B上成长不同厚度的热氧化层。举例而言，对栅极结构12A进行氮离 子注入工艺，并且以光阻层覆盖栅极结构12B，借此亦可形成不同厚度 的氧化层20A、 20B。若欲增加氧化层20A、 20B之间的厚度差，可注入 促进氧化成长的离子在栅极结构12B，并且亦注入抑制氧化成长的离子 在栅极结构12A。较佳者，相对薄的氧化层20A的厚度约介于10埃至 50埃，相对厚的氧化层20B的厚度约介于20埃至80埃。
请参照图1D，利用如化学汽相沉积法或等离子体增强化学汽相沉积 法(PECVD)在氧化层20A、 20B上毯状(blanket)的沉积介电层22。 介电层22与其下方的氧化层20A、 20B以具有蚀刻选择比为较佳，介电 层22可包括氮化物，例如氮化硅、及/或氮氧化硅，介电层22的厚度约 介于20埃至80埃为较佳。
请参照图1E，进行湿蚀刻及/或干蚀刻工艺以回蚀刻介电层22及氧 化层20A、 20B，借以在栅极结构12A、 12B的侧壁形成氧化层及氮化层 的复合补偿(offset)间隙壁24A、 24B。
复合补偿间隙壁24A、 24B分别具有不同的最大宽度W,、 W2，较佳 者，栅极结构12A属于数字电路的MOSFET，栅极结构12B属于模拟电 路的MOSFET。补偿间隙壁24A的最大宽度W,小于补偿间隙壁24B的 最大宽度W2，较佳者，补偿间隙壁24B的最大宽度W2与补偿间隙壁24A 的最大宽度Wt的宽度差约介于5埃至30埃。
请继续参照图1E，进行离子注入工艺，例如轻掺杂(LDD)离子注 入及/或袋形(pocket或halo)离子注入，此离子注入工艺利用栅极结构 12A、 12B及补偿间隙壁24A、 24B为屏蔽以定义半导体基底10之中掺 杂区的位置及间距，掺杂区包括轻掺杂区26A及/或袋形掺杂区26B。此 离子注入工艺可选择适当的注入角度，以在轻掺杂区26A及/或袋形掺杂 区26B与通道区25之间形成较佳的接口。在多个MOSFET装置中，这 些MOSFET装置具有最大宽度不相同的补偿间隙壁，这些MOSFET装置 在操作上具有可区别的特征，如驱动电流、临界电压、短沟道效应或其 它。
在本实施例中，例如为模拟(analog) MOSFET装置的栅极结构12B 具有相对较大的栅极长度，而例如为数字(digital) MOSFET装置的栅极 结构12A具有相对较小的栅极长度。
本发明实施例虽以具有双重补偿间隙壁宽度的CMOS装置为示例， 然而本发明的概念亦可应用于单一芯片上具有多种补偿间隙壁宽度的 CMOS。
本发明实施例的双重补偿间隙壁宽度工艺亦可应用于逻辑(logic) 装置与静态随机存取内存(SRAM)装置，较佳者，相对较宽的补偿间隙 壁可作为SRAM晶体管的一部份，相对较薄的补偿间隙壁可作为逻辑晶 体管的一部份。此外，本发明实施例的双重补偿间隙壁宽度工艺另可应 用于SRAM的N型金属氧化物半导体晶体管(NMOS)与SRAM的P型 金属氧化物半导体晶体管(PMOS)，较佳者，相对较宽的补偿间隙壁可 作为NMOS的一部份，相对较薄的补偿间隙壁可作为PMOS的一部份。
请参照图2，其绘示本发明实施例的工艺流程图。在步骤201中，在 半导体基底上形成多个栅极结构。在步骤203中，在这些栅极结构及其 邻接的半导体基底上成长氧化层，并且这些栅极结构上的氧化层至少具 有两种不同厚度。在步骤205中，在氧化层上形成与氧化层具有蚀刻选 择比的介电层。在步骤207中，进行蚀刻工艺以在这些栅极结构上形成 至少两种补偿间隙壁，此两种补偿间隙壁的最大宽度不同。在步骤209 中，进行离子注入工艺以在邻接补偿间隙壁的半导体基底中形成掺杂区， 借以获得至少两种操作上不同晶体管装置。
借由上述实施例，可在不同的晶体管中形成具有不同宽度的补偿间 隙壁以及掺杂区，并借以制作在操作上不同装置。借由上述实施例，可 利用最节省成本的方法制作的不同晶体管各自的掺杂区，并以最少的步 骤在平行工艺中最佳化不同的MOSFET装置。举例而言，模拟/数字、逻 辑/SRAM、或PMOS SRAM/NMOS SRAM装置皆可借由减少工艺步骤的 平行工艺形成在单一芯片上，如系统芯片。具有宽度相对较大补偿间隙 壁的模拟装置，可借由其掺杂区达到最佳化的临介电压匹配及电压增益; 具有宽度相对较小补偿间隙壁的数字装置，可借由其掺杂区减低短沟道 效应及增加驱动电流。
虽然本发明己以较佳实施例揭露如上，然其并非用以限定本发明， 任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作更动 与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
1.一种MOSFET装置的制造方法，包括提供一半导体基底，其包括至少二个栅极结构；在所述栅极结构上成长一氧化硅层，其中所述栅极结构的该氧化硅层具有不同的厚度；在该氧化硅层上形成一介电层，该介电层与该氧化硅层具有蚀刻选择比；在所述栅极结构的侧壁形成一补偿间隙壁，该补偿间隙壁包括该氧化硅层及该介电层，其中所述栅极结构的该补偿间隙壁具有不同的厚度，该补偿间隙壁具有一相对厚的该氧化硅层及一相对薄的该氧化硅层；以及实施一第一离子注入工艺，以在邻接该补偿间隙壁的该半导体基底中形成一掺杂区，借以获得至少二个MOSFET装置。
2. 如权利要求1所述的MOSFET装置的制造方法，其中成长该氧化 硅层之前更包括实施一第二离子注入工艺，以在至少其中之一的所述栅极结构中掺 杂多个离子，所述离子包括促进氧化硅成长的离子或抑制氧化硅成长的 离子。
3. 如权利要求2所述的MOSFET装置的制造方法，其中该第二离子注入工艺的注入离子包括氮离子或氟离子。
4. 如权利要求1所述的MOSFET装置的制造方法，其中该相对薄的 该氧化硅层形成在一数字MOSFET装置、 一逻辑MOSFET装置、或一 PMOS SRAM装置中，该相对厚的该氧化硅层形成在一模拟MOSFET装 置、一 SRAM MOSFET装置、或一 NMOS SRAM装置中。
5. 如权利要求1所述的MOSFET装置的制造方法，其中该相对薄的 该氧化层形成在一具有相对短的栅极长度的MOSFET装置，该相对厚的 该氧化层形成在一具有相对长的栅极长度的MOSFET装置。
6. 如权利要求1所述的MOSFET装置的制造方法，其中该相对厚的 该氧化硅层与该相对薄的该氧化硅层的厚度差约介于5埃至30埃。
7. —种MOSFET装置，包括 一第一栅极结构及一第二栅极结构，形成在一半导体基底上；一第一补偿间隙壁，形成在该第一栅极结构的侧壁，该第一补偿间 隙壁包括一第一氧化硅层、及位于该第一氧化硅层上的一第一介电层；一第二补偿间隙壁，形成在该第二栅极结构的侧壁，该第二补偿间 隙壁包括一第二氧化硅层、及位于该第二氧化硅层上的一第二介电层；一掺杂区，形成在邻接该第一及第二栅极结构的该半导体基底中， 借以形成一第一 MOSFET装置及一第二 MOSFET装置；其中，该第一补偿间隙壁的最大宽度不同于该第二补偿间隙壁的最 大宽度，且该第一氧化层薄于该第二氧化层。
8. 如权利要求7所述的MOSFET装置，其中该第一氧化层及该第二 氧化层分别热成长在该第一栅极结构及该第二栅极结构，至少其中之一 的该第一及第二栅极结构掺杂多个离子，所述离子包括促进氧化硅成长 的离子或抑制氧化硅成长的离子。
9. 如权利要求8所述的MOSFET装置，所述离子包括氮离子或氟离子。
10. 如权利要求7所述的MOSFET装置，其中该第二氧化硅层的厚 度约介于20埃至80埃。
11. 如权利要求7所述的MOSFET装置，其中该第一氧化硅层的厚 度约介于10埃至50埃。
12. 如权利要求7所述的MOSFET装置，其中具有该第一补偿间隙 壁的该第一 MOSFET装置包括数字MOSFET装置、逻辑MOSFET装置 或PMOS SRAM装置。
13. 如权利要求7所述的MOSFET装置，其中具有该第二补偿间隙 壁的该第二 MOSFET装置包括模拟MOSFET装置、SRAM MOSFET装 置或NMOS SRAM装置。
14. 如权利要求7所述的MOSFET装置，其中具有该第一补偿间隙 壁的该第一 MOSFET装置的栅极长度相对较短，具有该第二补偿间隙壁 的该第二 MOSFET装置的栅极长度相对较长。
15. 如权利要求7所述的MOSFET装置，其中该第一补偿间隙壁与 该第二补偿间隙壁的厚度差约为5埃至30埃。
全文摘要
本发明提供一种MOSFET装置的制造方法，包括提供一半导体基底，其包括至少二个栅极结构；在所述栅极结构上成长一氧化硅层，其中所述栅极结构的该氧化硅层具有不同的厚度；形成一介电层在该氧化硅层上，该介电层与该氧化硅层具有蚀刻选择比；形成一补偿间隙壁在所述栅极结构的侧壁，该补偿间隙壁包括该氧化硅层及该介电层，其中所述栅极结构的该补偿间隙壁具有不同的厚度，该补偿间隙壁具有一相对厚的该氧化硅层及一相对薄的该氧化硅层；以及实施一第一离子注入工艺，以在邻接该补偿间隙壁的该半导体基底中形成一掺杂区，借以获得至少二个MOSFET装置。
文档编号H01L21/8238GK101174587SQ20071008554
公开日2008年5月7日 申请日期2007年3月8日 优先权日2006年11月3日
发明者吴显扬 申请人:台湾积体电路制造股份有限公司