专利名称：半导体封装体堆叠结构及其制法的制作方法
技术领域：
本发明涉及一种半导体封装体堆叠结构及其制法，特别是一种利 用连接器做为电性连接结构的半导体封装体堆叠结构及其制法。
背景技术：
半导体科技随着计算机与网络通讯等产品功能急速提升，必需具 备多元化、可移植性与轻薄微小化的需求，使芯片封装业必须朝高功 率、高密度、轻、薄与微小化等高精密度制程发展，除此之外，电子封装(ElectronicsPackaging)仍需具备高可靠度、散热性佳等特性，以作 为传递讯号、电能，以及提供良好的散热途径及结构保护与支持等作用。立体式封装目前大致有两种方式，分别是封装上封装(Package on Package, PoP)以及封装内封装(Package in Package, PiP)。 PoP是一种很典型的3D封装，将两个独立封装完成的封装体以制程技术加以堆 叠。而PiP则是将一个单独且未上锡球的封装体通过一个间隔件(spacer) 叠至芯片上，再一起进行封胶的封装。其中，PoP通过独立的两个封装 体经封装与测试后再以表面粘着方式叠合，可减少制程风险，进而提高产品良率。请参考图1A及图1B，图1A及图1B为已知的一种PoP封装体制 作流程的立体示意图及其剖视图，于两封装体IO、 20载板的电性连接 处设置印刷电路板间隔件(printed circuit board spacer, PCB spacer)30并 利用表面粘着技术(surface mount technology, SMT)将两封装体10、 20 熔接一起。由于，PCB间隔件30上的导电端子32须与封装体10、 20 载板上的端子12、 22呈一对一设置，故，除了有准确对位外，材质间连接不良也是一问题。另外，在加热过程中，因不同材料间的热膨胀 系数不同，可以引起的翘曲(warpage)现象，连接不良更可能导致爆板 (popcorn)现象。发明内容为了解决上述问题，本发明目的之一是提供一种半导体封装体堆 叠结构及其制法，利用可堆叠连接器取代传统的焊接方式以解决表面粘着技术时的对位问题。本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利 用连接器上的凸部搭配位置相对应的凹部以堆叠各封装体可有效降低 堆叠高度。本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利 用连接器做为电性连接结构，可有效解决表面粘着技术可靠性问题。本发明目的之一是提供一种半导体封装体堆叠结构及其制法，利 用可堆叠连接器取代传统的焊接方式，不仅封装体易插易拔，封装体 载板翘曲的问题亦可同时改善以提高产品信赖度。本发明目的之一是提供一种半导体封装体堆叠结构及其制法，除 可提高产品信赖度之外，因其制程简易，亦可降低生产成本。为了达到上述目的，本发明一实施例的半导体封装体堆叠结构， 包括 一第一封装体，具有一载板，其中复数个导电端子设置于载板 的上表面与下表面；至少一第一插接件，挟持于载板上并与导电端子 电性连接，其中第一插接件具有一凹部； 一第二封装体，具有一载板， 其中复数个导电端子设置于载板的上表面与下表面；以及至少一第二插接件，挟持于第二封装体的载板上并与导电端子电性连接，其中第 二插接件具有一凸部且凸部插设于第一插接件的凹部上以电性连接第一封装体与第二封装体。为了达到上述目的，本发明的又一实施例的半导体封装体堆叠结 构制法，包括提供一第一封装体，其具有一载板，其中复数个导电 端子设置于载板的上表面与下表面；提供至少一第一插接件，其挟持于载板上并电性连接导电端子，其中第一插接件具有一凹部；提供一第二封装体，其具有一载板，其中复数个导电端子设置于载板的上表面与下表面；以及提供至少一第二插接件，其挟持于载板上并电性连 接导电端子，其中第二插接件具有一凸部且凸部插设于第一插接件的 凹部上以电性连接第一封装体与第二封装体。综合上述，本发明提供一种半导体封装体堆叠结构及其制法，利 用可堆叠连接器取代传统的焊接方式以解决表面粘着技术时的对位问 题。另外，利用连接器上的凸部搭配位置相对应的凹部以堆叠各封装 体可有效降低堆叠高度。此外，利用连接器做为电性连接结构，可有效解决表面粘着技术可靠性问题。进一步说，利用可堆叠连接器取代 传统的焊接方式，不仅封装体易插易拔，封装体载板翘曲的问题亦可 同时改善以提高产品信赖度。另外，除可提高产品信赖度之外，因其 制程简易，亦可降低生产成本。以下通过具体实施例配合所附的图式详加说明，当更容易了解本 发明的目的、技术内容、特点及其所达成的功效。
图1A及图1B为已知的PoP封装体制作流程的立体式意图及其剖视图。图2A、图2B及图2C分别为本发明之一实施例的半导体封装体 结构的制法的结构剖视图。图3A、图3B、图3C、图3D、图3E-1、图3E-2、图3F及图3G 分别为本发明之一实施例的半导体封装体堆叠结构的制法的结构剖视图。图中符号说明10,20， 100， 200 12， 22， 32 30102， 202 104， 204 110， 210 112， 212 114， 214 120 310 312 314 316封装体 端子印刷电路板间隔件 载板导电端子 插接件 凹部 凸部封装胶体 座件固定凸块 焊片具体实施方式
其详细说明如下，所述较佳实施例仅做一说明，非用以限定本发明。首先，请先参考图2A、图2B及图2C，图2A、图2B及图2C分别为本发明之一实施例的半导体封装体结构的制法的结构剖视图。请 先参考图2A，提供一封装体100，其具有一载板102，其中复数个导 电端子104设置于载板102的上表面与下表面，于此实施例中，导电 端子104分布于载板102相对的两侧，但可以理解的是，其导电端子 104的分布端赖载板102设计，其并不限于图中所绘示。于一实施例中， 封装体IOO中更包括一芯片(图中未示)，设置于载板102上；复数各导 电连接件(图中未示)，电性连接载板102与芯片；以及一封装胶体120，覆盖芯片、导电连接件及部分载板102并暴露出导电端子104。接下来， 如图2B及图2C所示，提供至少一插接件IIO，各插接件110朝图式 中箭头方向分别挟持于载板102上并电性连接导电端子104，其中各插 接件IIO上具有一凹部112。于一实施例中，插接件110上更包括一凸 部U4与其凹部112呈相对位置设置，此时，封装结构可利用其凹部 112及凸部114再与其它具相同结构的封装体或具有搭配结构的封装体 进行卡合动作以形成堆叠结构，其说明将描述于下列实施例中。再来，请参考图3A、图3B、图3C、图3D、图3E-1、图3E-2及 图3F及图3G，图3A、图3B、图3C、图3D、图3E-1、图3E-2、图 3F及图3G分别为本发明之一实施例的半导体封装体堆叠结构的制法 的结构剖视图。首先，请先参考图3A及图3B，如图所示，提供一第 一封装体IOO，其具有一载板l02，其中复数个导电端子104设置于载 板102的上表面与下表面，于此实施例中，导电端子104分部于载板 102相对的两侧，但可以理解的是，其导电端子104的分部端赖载板 102设计，其并不限于图中所绘示。接下来，提供至少一第一插接件 110，第一插接件IIO挟持于载板102上并电性连接导电端子104，其 中第一插接件IIO上具有一凹部112。再来，参考图3C，提供一第二 封装体200，其具有一载板202，其中复数个导电端子204设置于载板 202的上表面与下表面，于此实施例中，导电端子204分部于载板202 相对的两侧。接着，如图3D所示，提供至少一第二插接件210，其挟 持于载板202上并电性连接导电端子204，其中第二插接件210具有一 凸部214且凸部214插设于第一插接件110的凹部112上以电性连接 第一封装体100与第二封装体200，如图3E-1及图3E-2所示。接续上述说明，于一实施例中，如图3F所示，更包括提供至少一 座件310，例如一连接器，并设置座件310于第一插接件IIO下方，其 中，座件310具有一容置槽312，且容置槽312可与第一插接件IOO的 凸部114相互卡合以形成如图3G的堆叠结构。于此实施例中，更包括 形成一固定凸块314于座件310上以将座件310固持于一母板(图中未示)上。为使座件310可稳固设置于母板上，更包括设置至少一焊片316 于座件310上以加强堆叠后的封装体在母板上的稳定性。再来，本发明之一实施例的半导体封装体堆叠结构的结构剖视图， 如图3E-1所示，半导体封装体堆叠结构包括 一第一封装体100，具 有一载板102，其中复数个导电端子104(如图3A所示)设置于载板102 的上表面与下表面；至少一第一插接件110，例如一连接器，挟持于载 板102上并与导电端子104电性连接，其中第一插接件110具有一凹 部112;—第二封装体200，具有一载板202，其中复数个导电端子204(如 图3C所示)设置于载板202的上表面与下表面；以及至少一第二插接 件210，例如一连接器，挟持于第二封装体200的载板202上并与导电 端子204电性连接，其中第二插接件210具有一凸部214且凸部214 插设于第一插接件110的凹部112上以电性连接第一封装体100与第 二封装体200。于一实施例中，封装体IOO、 200中各别包括一芯片(图 中未示)，设置于载板102、 104上；复数各导电连接件(图中未示)，电 性连接载板102、 104与芯片；以及一封装胶体120、 220，覆盖芯片、 导电连接件及部分载板102并暴露出导电端子104、 204(如图3A及图 3B所示)。接续上述说明，于本实施例中，如图3E-1所示，为继续堆叠各封 装体，第一插接件110上更包括一凸部114与其凹部112呈相对位置 设置；另，第二插接件210上亦更包括一凹部212与其凸部214呈相 对位置设置，以期通过一插接件上的凹部搭配另一插接件的凸部或一 插接件上的凸部搭配另一插接件的凹部以向上或向下重复堆叠封装 体。其中各封装体(如封装体100、 200)可为相同结构的封装体，此外， 各插接件(如插接件110、 210)亦可为相同结构的插接件，但可以理解 的是，其并不限于此，即始结构不相同，只要插接件上具有可搭配的 凹部及凸部，亦可形成堆叠结构。再来，于又一实施例中，请参考图3F及图3G，为使堆叠后的封装体100、200可固持于一母板(图中未示)上并电气导通封装体100、200 与母板，封装体堆叠结构更包括一座件310，例如连接器，设置于第一 插接件110下方，其结构相关描述(如固定凸块314及焊片316)已于上 一实施例中说明，此处即不再赘述。但必须说明的是，堆叠后的封装 体100、200可分别利用插接件110及210电性传导，再通过插接件110 与座件310的电性接触，最后经由座件310与母板电性连接以传递讯 号，另外，为了可稳固设置封装体堆叠结构于母板上，焊片316可如 图中所绘示，对称设置于座件310上，以提供较好的稳定性。根据上述，本发明的特征之一是利用连接器的插接件取代传统的 导电连接结构，不仅堆叠方便，在封装体毁坏欲修复时，亦方便插拔 置换。另外，利用插接件卡合方式重复堆叠封装体，可搭配插接件的 特殊设计以改善封装体载板因受热或外力翘曲的问题，此外，插接方 式较焊接方式简单，无精确对位问题。以上所述的实施例仅为说明本发明的技术思想及特点，其目的在 使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以 的限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等 变化或修饰，仍应涵盖在本发明的专利范围内。
权利要求
1. 一种半导体封装体堆叠结构，包含一第一封装体，具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；至少一第一插接件，挟持于该载板上并与这些导电端子电性连接，其中该第一插接件具有一凹部；一第二封装体，具有一载板，其中复数个导电端子设置于该载板的上表面与下表面；以及至少一第二插接件，挟持于该第二封装体的该载板上并与这些导电端子电性连接，其中该第二插接件具有一凸部且该凸部插设于该第一插接件的该凹部上以电性连接该第一封装体与该第二封装体。
2. 如权利要求l所述的半导体封装体堆叠结构，其中该第一插接 件上更包含一凸部与该凹部呈相对位置设置。
3. 如权利要求2所述的半导体封装体堆叠结构，更包含至少一座 件设置于该第一插接件下方，其中该座件含有一容置槽，且该容置槽 与该第一插接件的该凸部相互卡合。
4. 如权利要求3所述的半导体封装体堆叠结构，其中该座件与该 第一插接件电性连接。
5. 如权利要求3所述的半导体封装体堆叠结构，更包含至少一焊 片设置于该座件上。
6. 如权利要求3所述的半导体封装体堆叠结构，更包含至少一固 定凸块设置于该座件上以固持该座件于一母板上。
7. 如权利要求3所述的半导体封装体堆叠结构，其中该座件为一连接器。
8. 如权利要求l所述的半导体封装体堆叠结构，其中该第二插接件上更包含一凹部与该凸部呈相对位置设置。
9. 如权利要求l所述的半导体封装体堆叠结构，其中该第一封装 体与该第二封装体结构相同。
10. 如权利要求1所述的半导体封装体堆叠结构，其中该第一插 接件与该第二插接件结构相同。
11. 如权利要求1所述的半导体封装体堆叠结构，其中该第一封装体更包含一芯片，设置于该载板上；复数各导电连接件，电性连接该载板与该芯片；以及 一封装胶体，覆盖该芯片、这些导电连接件及部分该载板以暴露 出这些导电端子。
12. 如权利要求1所述的半导体封装体堆叠结构，其中该第二封装体更包含一芯片，设置于该载板上；复数各导电连接件，电性连接该载板与该芯片；以及 一封装胶体，覆盖该芯片、这些导电连接件及部分该载板以暴露 出这些导电端子。
13. 如权利要求1所述的半导体封装体堆叠结构，其中该第一插 接件为一连接器。
14. 如权利要求1所述的半导体封装体堆叠结构，其中该第二插 接件为一连接器。
15. —种半导体封装体堆叠结构的制法，包含提供一第一封装体，其具有一载板，其中复数个导电端子设置于 该载板的上表面与下表面；提供至少一第一插接件，其挟持于该载板上并电性连接这些导电 端子，其中该第一插接件具有一凹部；提供一第二封装体，其具有一载板，其中复数个导电端子设置于 该载板的上表面与下表面；以及提供至少一第二插接件，其挟持于该载板上并电性连接这些导电 端子，其中该第二插接件具有一凸部，且该凸部插设于该第一插接件 的该凹部上，以电性连接该第一封装体与该第二封装体。
16. 如权利要求15所述的半导体封装体堆叠结构的制法，更包含 形成一凸部于该第一插接件上，且与该凹部呈相对位置设置。
17. 如权利要求16所述的半导体封装体堆叠结构的制法，更包含 提供至少一座件设置于该第一插接件下方，其中该座件含有一容置槽， 且该容置槽与该第一插接件的该凸部相互卡合。
18. 如权利要求15所述的半导体封装体堆叠结构的制法，更包含 形成至少一固定凸块固定于该座件上，以固持该座件于一母板上。
19. 如权利要求15所述的半导体封装体堆叠结构的制法，更包含设置至少一焊片于该座件上。
全文摘要
一种半导体封装体堆叠结构及其制法，其利用如连接器的插接件相互堆叠以电性连接各封装体。插接件上的凸部搭配位置相对应的凹部以堆叠各封装体可有效降低堆叠高度；另外，利用可堆叠插接件取代传统的焊接方式，不仅封装体易插易拔，封装体载板翘曲的问题亦可同时改善，以提高产品信赖度。
文档编号H01L25/00GK101266965SQ20071008810
公开日2008年9月17日 申请日期2007年3月15日 优先权日2007年3月15日
发明者卓恩民 申请人:卓恩民